20240728.beta uploaded

README.md

@@ -140,3 +140,4 @@ This document is written mostly in Japanese. If necessary, please use a translat
 - 2024/07/16: unix-v1版大規模修正(20240716.beta公開)．JP1(SCTL_nとCONT_nを接続してるパターンをカットして下さい．)
 - 2024/07/19: unix-v1 20240719.beta 公開．これまでのバージョンと比較するとだいぶ安定しました．
 - 2024/07/27: unix-v1 20240727.beta 公開．
+- 2024/07/28: unix-v1 20240728.beta 公開．(UNIX V6実験用機能追加)

applications/unix-v1/README.md

@@ -7,23 +7,21 @@
 - ディスク読み書き時にstretched cycleでCPUを停止させることにしました．ピンが足りないので，DMR_n，MAP_nを使わずに，CONT_nだけで停止させてDMAしています．これによりだいぶ安定しました．JP1の切断と，LED3からCONT_nへのジャンパ接続が必要です．
 
 ## 最近の話題
-20240727.beta版でUNIX V6実験用の機能を追加しました．
-とりあえず作ってみた程度のものです．役に立つかどうかは未検証．
-ブートストラッププログラムはロードできて動いている気がしますが，V6 を起動するには至っていません．
-- 下記の場合にLED2にABORT_n(バスエラー)を出力します．
-  - Microdiagnostic test 2 (177700へのread)
-  - 160000〜167777へのwrite(170000台はmemory mapped I/Oと区別が面倒だったので未実装)
+- 20240728.beta版でUNIX V6実験用の機能を追加しています．(とりあえず作ってみた程度のものです．)
+- rkunixが文字化けしながらマルチユーザーで起動しました．
+- 下記の場合にLED2にABORT_n(bus error)を(意図的に)出力します．
+  - 177700へのread (power-up sequenceのMicrodiagnostic test 2 用)
+  - 160000〜167777へのwrite
+  - 160000〜160077へのread．(mainの最初のcoremap初期化ループのfuibyteをエラーにしてメモリサイズを特定するのに必要．)
 - 160000〜177777までは書き込みできないROMエリアにしました．(I/Oは除く)
 - RK0用ブートストラップローダー
   - RK0のblock 0 (SDメモリのblock 1024)のブートストラッププログラムを0〜776番地(256word(=512byte))にロードして0番地にジャンプします．
   - 174000〜のROMに配置したので，174000g で起動します．(詳細はrom.v参照)
-- V1のpanic:(1040番地)でHALTする機能は削除しました．
-- 当初(0726.beta)はABORT_nとROM領域はdefineで選択できるようにしていましたが，テストパターンが増えるので常時有効にしました．あと，"USE_GPIOUART_DEBUG"も有効のときだけしかテストしていません．
 - UNIX V6起動実験について
   - アドレス空間が18bit必要だと思っていたのですが，28KWのPDP11で動いていたとのことなので試してみることにしました．
   - メモリ容量の判定にbus errorを使っているみたいだったのでABORT_nを実装しました．
-  -  DC11は実装していないので，とりあえず最小限の構成のrkunixで試そうとしていますがまだ起動しません．
-  - single userはsr(177570)=173030
+  -  DC11は実装していないので，とりあえず最小限の構成のrkunixで試してみたところ，文字化けしながら起動しました．
+  - single userはsr(177570)=173030 ですが，マルチユーザーで起動しました．
   - イメージの作成は[Installing_UNIX_v6_(PDP-11)_on_SIMH](https://gunkies.org/wiki/Installing_UNIX_v6_(PDP-11)_on_SIMH)を参考にしています．
   - GPIO UARTの使い方を変更すると起動しなくなることがあります．デバッグ情報出力ありだけで動作確認しています．
 
@@ -174,3 +172,5 @@ create_clock -name SCTL_n -period 222.222 -waveform {33.33 166.666} [get_ports {
   - uart.vのTXにバッファを付けたので文字出力が高速になりました．低速動作も110bpsまで動作するように修正しましたが，TangNanoのUSBシリアルは最低1200bpsでした．
   - UNIX V6実験用の機能(ABORT_n, ROM領域, RKからのboot)を追加しました．
   - GPIOのシリアルはデバッグ情報出力をデフォルトにしました．オフにすると起動しなくなることがあります．
+- 2024/07/28: oldフォルダが肥大化してきたので一部削除しました．
+- 2024/07/28: テスト用バージョン(0728.beta)upload．160000番地readでbus errorにしました．(V6実験用)

applications/unix-v1/old/TangNanoDCJ11MEM_project.20240707.alpha/TangNanoDCJ11MEM_project.gprj.user → applications/unix-v1/TangNanoDCJ11MEM_project.20240728.beta/TangNanoDCJ11MEM_project.gprj.user

@@ -20,5 +20,5 @@
         <ResultFile ResultFileType="RES.syn.report" ResultFilePath="impl/gwsynthesis/TangNanoDCJ11MEM_project_syn.rpt.html"/>
         <ResultFile ResultFileType="RES.syn.resource" ResultFilePath="impl/gwsynthesis/TangNanoDCJ11MEM_project_syn_rsc.xml"/>
     </ResultFileList>
-    <Ui>000000ff00000001fd0000000200000000000001000000018cfc0200000001fc000000370000018c0000009301000016fa000000000200000003fb00000030004600700067006100500072006f006a006500630074002e00500061006e0065006c002e00440065007300690067006e0100000000ffffffff0000006200fffffffb00000032004600700067006100500072006f006a006500630074002e00500061006e0065006c002e00500072006f00630065007300730100000000ffffffff0000005e00fffffffb00000036004600700067006100500072006f006a006500630074002e00500061006e0065006c002e0048006900650072006100720063006800790100000000ffffffff0000007c00ffffff00000003000006aa00000139fc0100000001fc00000000000006aa0000009b00fffffffa000000000100000002fb00000032004600700067006100500072006f006a006500630074002e00500061006e0065006c002e00470065006e006500720061006c0100000000ffffffff0000005100fffffffb0000002e004600700067006100500072006f006a006500630074002e00500061006e0065006c002e004900730073007500650100000000ffffffff0000009b00ffffff000005a60000018c00000004000000040000000800000008fc000000010000000200000004000000220043006f00720065002e0054006f006f006c006200610072002e00460069006c00650100000000ffffffff0000000000000000000000220043006f00720065002e0054006f006f006c006200610072002e004500640069007401000000adffffffff0000000000000000000000240043006f00720065002e0054006f006f006c006200610072002e0054006f006f006c0073010000017fffffffff0000000000000000ffffffff0100000245ffffffff0000000000000000</Ui>
+    <Ui>000000ff00000001fd00000002000000000000010000000231fc0200000001fc00000037000002310000009301000016fa000000000200000003fb00000030004600700067006100500072006f006a006500630074002e00500061006e0065006c002e00440065007300690067006e0100000000ffffffff0000006200fffffffb00000032004600700067006100500072006f006a006500630074002e00500061006e0065006c002e00500072006f00630065007300730100000000ffffffff0000005e00fffffffb00000036004600700067006100500072006f006a006500630074002e00500061006e0065006c002e0048006900650072006100720063006800790100000000ffffffff0000007c00ffffff00000003000005e200000139fc0100000001fc00000000000005e20000009b00fffffffa000000000100000002fb00000032004600700067006100500072006f006a006500630074002e00500061006e0065006c002e00470065006e006500720061006c0100000000ffffffff0000005100fffffffb0000002e004600700067006100500072006f006a006500630074002e00500061006e0065006c002e004900730073007500650100000000ffffffff0000009b00ffffff000004de0000023100000004000000040000000800000008fc000000010000000200000004000000220043006f00720065002e0054006f006f006c006200610072002e00460069006c00650100000000ffffffff0000000000000000000000220043006f00720065002e0054006f006f006c006200610072002e004500640069007401000000adffffffff0000000000000000000000240043006f00720065002e0054006f006f006c006200610072002e0054006f006f006c0073010000017fffffffff0000000000000000ffffffff0100000245ffffffff0000000000000000</Ui>
 </UserConfig>

applications/unix-v1/old/TangNanoDCJ11MEM_project.20240726.beta/impl/gwsynthesis/TangNanoDCJ11MEM_project.log → applications/unix-v1/TangNanoDCJ11MEM_project.20240728.beta/impl/gwsynthesis/TangNanoDCJ11MEM_project.log

@@ -1,24 +1,24 @@
 GowinSynthesis start
 Running parser ...
-Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\integer_division\integer_division.v'
-Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\sdhd.v'
-Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\top.v'
-Analyzing included file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\rom.v'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\top.v":537)
-Back to file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\top.v'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\top.v":537)
-Undeclared symbol 'dma_write', assumed default net type 'wire'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\top.v":1231)
-Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\uart.v'
-Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\ws2812.v'
-Compiling module 'top'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\top.v":41)
-Extracting RAM for identifier 'mem_hi'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\top.v":501)
-Extracting RAM for identifier 'mem_lo'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\top.v":502)
-Compiling module 'Integer_Division_Top'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\integer_division\integer_division.v":11544)
-Compiling module '**'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\integer_division\integer_division.v":11543)
-Compiling module 'uart_rx(CLK_FRQ=27000000,BAUD_RATE=115200)'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\uart.v":150)
-Compiling module 'uart_tx(CLK_FRQ=27000000,BAUD_RATE=115200)'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\uart.v":17)
-Extracting RAM for identifier 'tx_buf'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\uart.v":48)
-Compiling module 'sdhd'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\sdhd.v":10)
-Extracting RAM for identifier 'read_before_write_buf'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\sdhd.v":240)
-Compiling module 'ws2812'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\src\ws2812.v":5)
+Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\integer_division\integer_division.v'
+Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\sdhd.v'
+Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\top.v'
+Analyzing included file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\rom.v'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\top.v":543)
+Back to file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\top.v'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\top.v":543)
+Undeclared symbol 'dma_write', assumed default net type 'wire'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\top.v":1242)
+Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\uart.v'
+Analyzing Verilog file 'C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\ws2812.v'
+Compiling module 'top'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\top.v":43)
+Extracting RAM for identifier 'mem_hi'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\top.v":511)
+Extracting RAM for identifier 'mem_lo'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\top.v":512)
+Compiling module 'Integer_Division_Top'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\integer_division\integer_division.v":11544)
+Compiling module '**'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\integer_division\integer_division.v":11543)
+Compiling module 'uart_rx(CLK_FRQ=27000000,BAUD_RATE=115200)'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\uart.v":151)
+Compiling module 'uart_tx(CLK_FRQ=27000000,BAUD_RATE=115200)'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\uart.v":18)
+Extracting RAM for identifier 'tx_buf'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\uart.v":49)
+Compiling module 'sdhd'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\sdhd.v":10)
+Extracting RAM for identifier 'read_before_write_buf'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\sdhd.v":240)
+Compiling module 'ws2812'("C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\src\ws2812.v":5)
 NOTE  (EX0101) : Current top module is "top"
 [5%] Running netlist conversion ...
 Running device independent optimization ...
@@ -36,6 +36,6 @@ Running technical mapping ...
 [75%] Tech-Mapping Phase 2 completed
 [80%] Tech-Mapping Phase 3 completed
 [90%] Tech-Mapping Phase 4 completed
-[95%] Generate netlist file "C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\impl\gwsynthesis\TangNanoDCJ11MEM_project.vg" completed
-[100%] Generate report file "C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240726.beta\impl\gwsynthesis\TangNanoDCJ11MEM_project_syn.rpt.html" completed
+[95%] Generate netlist file "C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\impl\gwsynthesis\TangNanoDCJ11MEM_project.vg" completed
+[100%] Generate report file "C:\wks\ework\FPGA\TangNano\20k\TangNanoDCJ11MEM\github\TangNanoDCJ11MEM\applications\unix-v1\TangNanoDCJ11MEM_project.20240728.beta\impl\gwsynthesis\TangNanoDCJ11MEM_project_syn.rpt.html" completed
 GowinSynthesis finish

applications/unix-v1/old/TangNanoDCJ11MEM_project.20240716.beta/impl/gwsynthesis/TangNanoDCJ11MEM_project.prj → applications/unix-v1/TangNanoDCJ11MEM_project.20240728.beta/impl/gwsynthesis/TangNanoDCJ11MEM_project.prj

@@ -4,17 +4,17 @@
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