[CIRCT] Bump version to 1.59.1.dev51 (#1340)

phanrahan · Nov 28, 2023 · 7eb828d · 7eb828d
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diff --git a/examples/riscv_mini/tests/gold/test_riscv_mini_unflattened_tuples.v b/examples/riscv_mini/tests/gold/test_riscv_mini_unflattened_tuples.v
diff --git a/setup.py b/setup.py
@@ -45,7 +45,7 @@
         "staticfg",
         "networkx",
         "uinspect",
-        "circt==1.58.0",
+        "circt==1.59.1.dev51",
     ],
     python_requires='>=3.6',
     long_description=long_description,

diff --git a/tests/test_backend/test_mlir/golds/complex_lut.v b/tests/test_backend/test_mlir/golds/complex_lut.v
@@ -3,14 +3,14 @@ module LUT(
   output struct packed {logic [7:0] x; logic y; }[1:0] O
 );
 
-  wire [3:0] _GEN = {1'h1, 1'h1, 1'h0, 1'h0};
-  wire [3:0] _GEN_0 = {1'h0, 1'h1, 1'h1, 1'h1};
-  wire [3:0] _GEN_1 = {1'h0, 1'h1, 1'h1, 1'h0};
-  wire [3:0] _GEN_2 = {1'h1, 1'h0, 1'h0, 1'h0};
-  wire [3:0] _GEN_3 = {1'h0, 1'h1, 1'h0, 1'h1};
-  wire [3:0] _GEN_4 = {1'h1, 1'h0, 1'h1, 1'h1};
-  wire [3:0] _GEN_5 = {1'h1, 1'h1, 1'h1, 1'h0};
-  wire [3:0] _GEN_6 = {1'h0, 1'h0, 1'h1, 1'h0};
+  wire [3:0] _GEN = '{1'h1, 1'h1, 1'h0, 1'h0};
+  wire [3:0] _GEN_0 = '{1'h0, 1'h1, 1'h1, 1'h1};
+  wire [3:0] _GEN_1 = '{1'h0, 1'h1, 1'h1, 1'h0};
+  wire [3:0] _GEN_2 = '{1'h1, 1'h0, 1'h0, 1'h0};
+  wire [3:0] _GEN_3 = '{1'h0, 1'h1, 1'h0, 1'h1};
+  wire [3:0] _GEN_4 = '{1'h1, 1'h0, 1'h1, 1'h1};
+  wire [3:0] _GEN_5 = '{1'h1, 1'h1, 1'h1, 1'h0};
+  wire [3:0] _GEN_6 = '{1'h0, 1'h0, 1'h1, 1'h0};
   wire struct packed {logic [7:0] x; logic y; } _GEN_7 =
     '{x: {1'h0, _GEN_1[I], _GEN_6[I], _GEN_2[I], 1'h1, _GEN_4[I], 1'h1, _GEN_0[I]},
       y: _GEN_5[I]};

diff --git a/tests/test_backend/test_mlir/golds/complex_register_wrapper.v b/tests/test_backend/test_mlir/golds/complex_register_wrapper.v
@@ -25,7 +25,7 @@ module complex_register_wrapper(
   end // always_ff @(posedge)
   initial begin
     Register_inst0 = '{x: 8'hA, y: 1'h1};
-    Register_inst1 = {16'h0, 16'h2, 16'h4, 16'h6, 16'h8, 16'hA};
+    Register_inst1 = '{16'h0, 16'h2, 16'h4, 16'h6, 16'h8, 16'hA};
     Register_inst2 = 8'h0;
   end // initial
   assign y = '{u: Register_inst0, v: Register_inst1};

diff --git a/tests/test_backend/test_mlir/golds/complex_register_wrapper_flatten_all_tuples.v b/tests/test_backend/test_mlir/golds/complex_register_wrapper_flatten_all_tuples.v
@@ -34,7 +34,7 @@ module complex_register_wrapper(
   initial begin
     Register_inst0 = 8'hA;
     Register_inst0_0 = 1'h1;
-    Register_inst1 = {16'h0, 16'h2, 16'h4, 16'h6, 16'h8, 16'hA};
+    Register_inst1 = '{16'h0, 16'h2, 16'h4, 16'h6, 16'h8, 16'hA};
     Register_inst2 = 8'h0;
   end // initial
   assign y_u_x = Register_inst0;

diff --git a/tests/test_backend/test_mlir/golds/simple_disallow_local_variables.v b/tests/test_backend/test_mlir/golds/simple_disallow_local_variables.v
@@ -6,23 +6,25 @@ module simple_disallow_local_variables(
 
   reg [1:0] _GEN;
   always_comb begin
-    if (s)
-      _GEN = ~x;
+    if (s) begin
+      automatic logic [1:0] _GEN_0 = ~x;
+      _GEN = {_GEN_0[1], _GEN_0[0]};
+    end
     else
-      _GEN = x;
+      _GEN = {x[1], x[0]};
   end // always_comb
-  reg       _GEN_0;
   reg       _GEN_1;
+  reg       _GEN_2;
   always_comb begin
     if (~s) begin
-      _GEN_0 = _GEN[1];
-      _GEN_1 = _GEN[0];
+      _GEN_1 = _GEN[1];
+      _GEN_2 = _GEN[0];
     end
     else begin
-      _GEN_0 = _GEN[0];
-      _GEN_1 = _GEN[1];
+      _GEN_1 = _GEN[0];
+      _GEN_2 = _GEN[1];
     end
   end // always_comb
-  assign O = {_GEN_1, _GEN_0};
+  assign O = {_GEN_2, _GEN_1};
 endmodule
 
diff --git a/...s/test_backend/test_mlir/golds/simple_disallow_local_variables_disallow_local_variables.v b/...s/test_backend/test_mlir/golds/simple_disallow_local_variables_disallow_local_variables.v
@@ -4,25 +4,26 @@ module simple_disallow_local_variables(
   output [1:0] O
 );
 
-  reg [1:0] _GEN;
+  reg  [1:0] _GEN;
+  wire [1:0] _GEN_0 = ~x;
   always_comb begin
     if (s)
-      _GEN = ~x;
+      _GEN = {_GEN_0[1], _GEN_0[0]};
     else
-      _GEN = x;
+      _GEN = {x[1], x[0]};
   end // always_comb
-  reg       _GEN_0;
-  reg       _GEN_1;
+  reg        _GEN_1;
+  reg        _GEN_2;
   always_comb begin
     if (~s) begin
-      _GEN_0 = _GEN[1];
-      _GEN_1 = _GEN[0];
+      _GEN_1 = _GEN[1];
+      _GEN_2 = _GEN[0];
     end
     else begin
-      _GEN_0 = _GEN[0];
-      _GEN_1 = _GEN[1];
+      _GEN_1 = _GEN[0];
+      _GEN_2 = _GEN[1];
     end
   end // always_comb
-  assign O = {_GEN_1, _GEN_0};
+  assign O = {_GEN_2, _GEN_1};
 endmodule
 
diff --git a/tests/test_backend/test_mlir/golds/simple_lut.v b/tests/test_backend/test_mlir/golds/simple_lut.v
@@ -3,11 +3,11 @@ module LUT(
   output [7:0] O
 );
 
-  wire [3:0] _GEN = {1'h1, 1'h0, 1'h0, 1'h1};
-  wire [3:0] _GEN_0 = {1'h1, 1'h1, 1'h1, 1'h0};
-  wire [3:0] _GEN_1 = {1'h0, 1'h1, 1'h0, 1'h1};
-  wire [3:0] _GEN_2 = {1'h1, 1'h1, 1'h0, 1'h1};
-  wire [3:0] _GEN_3 = {1'h1, 1'h0, 1'h1, 1'h0};
+  wire [3:0] _GEN = '{1'h1, 1'h0, 1'h0, 1'h1};
+  wire [3:0] _GEN_0 = '{1'h1, 1'h1, 1'h1, 1'h0};
+  wire [3:0] _GEN_1 = '{1'h0, 1'h1, 1'h0, 1'h1};
+  wire [3:0] _GEN_2 = '{1'h1, 1'h1, 1'h0, 1'h1};
+  wire [3:0] _GEN_3 = '{1'h1, 1'h0, 1'h1, 1'h0};
   assign O = {1'h1, _GEN[I], _GEN_0[I], _GEN_1[I], 2'h3, _GEN_2[I], _GEN_3[I]};
 endmodule