fpga 代码有完整的ise工程吗

[11tools]

我也在研究类似的东西，主要是接收短波CW信号
我的结构大概是天线 --> 10bit ADC --> fpga ---> usb
1.我发现天线接ADC采集的才0~0x22 左右，另外很奇怪ADI的ADC为啥没有输入时是高电平的，而且我测了很多都是。这样设计LNA有什么注意的吗
2.另外DDS产生的正余弦信号乘以ADC输出的时候，ADC输出的值太小有没有什么影响。
3.DDS产生的正余弦数据配置的时候，频率有什么注意，如果DDS模块的时钟太低，我发现产生的信号有失真，如何解决这个问题，我看毛子的代码是直接用20M的时钟，用20M的时钟产生一个7.023M的频率，可以吗

[licheegh]

我也在研究类似的东西，主要是接收短波CW信号
我的结构大概是天线 --> 10bit ADC --> fpga ---> usb
1.我发现天线接ADC采集的才0~0x22 左右，另外很奇怪ADI的ADC为啥没有输入时是高电平的，而且我测了很多都是。这样设计LNA有什么注意的吗

我记得我这里测试是低电平，或许和差分输入有关系，我的输入那里有个差分的驱动器，因此我完全没有管过ADC这里的输入是什么样子的。

2.另外DDS产生的正余弦信号乘以ADC输出的时候，ADC输出的值太小有没有什么影响。

这个和你前端的RF信号大小有关，如果前端能把不要的都滤掉，那ADC输出小也没关系，但如果是宽带放大的，而ADC输出还是很小，要么就是确实没有RF信号，要么就是有问题吧~建议买一个现成的可以接收同样频段的开发板回来对比一下。

3.DDS产生的正余弦数据配置的时候，频率有什么注意，如果DDS模块的时钟太低，我发现产生的信号有失真，如何解决这个问题，我看毛子的代码是直接用20M的时钟，用20M的时钟产生一个7.023M的频率，可以吗

太久了忘记了:P

不好意思今天整理邮箱的时候才看到

[gzydominating]

@licheegh 你好，我想问一下你的FPGA板载晶振频率是多少的？

[gzydominating]

@licheegh 我也想问有ise工程文件吗