Projeto de verificação funcional em UVM para uma Unidade Lógica Aritmética (ULA), desenvolvido para a disciplina CONCEPÇÃO DE CIRCUITOS INTEGRADOS II.
A ULA possui largura de dados configurável (utilizado 16 bits nos testes), mecanismo de handshake (valid/ready) nas interfaces de entrada e saída e verificação de paridade par (even parity).
- Soma
- Subtração
- Multiplicação
- Shift à esquerda
- Shift à direita
- Incremento
- Decremento
- Metodologia UVM
- Agentes em modo UVM_ACTIVE e UVM_PASSIVE
- Estímulos gerados com randomização e constraints
- Duas sequências:
simple_seq: paridade aleatóriaerr_seq: paridade incorreta
- Monitores para captura de entradas e saídas válidas
- Scoreboard não implementado, conforme especificação do trabalho
Validar o comportamento funcional da ULA e o correto funcionamento do protocolo de comunicação e do sistema de paridade.