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Fitter report for LogicalStep_Lab3_top
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Quartus Prime Version 17.1.0 Build 590 10/25/2017 SJ Lite Edition
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; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Ignored Assignments
6. Incremental Compilation Preservation Summary
7. Incremental Compilation Partition Settings
8. Incremental Compilation Placement Preservation
9. Pin-Out File
10. Fitter Resource Usage Summary
11. Fitter Partition Statistics
12. Input Pins
13. Output Pins
14. Dual Purpose and Dedicated Pins
15. I/O Bank Usage
16. All Package Pins
17. I/O Assignment Warnings
18. Fitter Resource Utilization by Entity
19. Delay Chain Summary
20. Pad To Core Delay Chain Fanout
21. Control Signals
22. Global & Other Fast Signals
23. Routing Usage Summary
24. LAB Logic Elements
25. LAB-wide Signals
26. LAB Signals Sourced
27. LAB Signals Sourced Out
28. LAB Distinct Inputs
29. I/O Rules Summary
30. I/O Rules Details
31. I/O Rules Matrix
32. Fitter Device Options
33. Operating Settings and Conditions
34. Fitter Messages
35. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 2017 Intel Corporation. All rights reserved.
Your use of Intel Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
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the Intel FPGA IP License Agreement, or other applicable license
agreement, including, without limitation, that your use is for
the sole purpose of programming logic devices manufactured by
Intel and sold by Intel or its authorized distributors. Please
refer to the applicable agreement for further details.
+----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+---------------------------------------------+
; Fitter Status ; Successful - Tue Mar 06 18:43:40 2018 ;
; Quartus Prime Version ; 17.1.0 Build 590 10/25/2017 SJ Lite Edition ;
; Revision Name ; LogicalStep_Lab3_top ;
; Top-level Entity Name ; LogicalStep_Lab3_top ;
; Family ; MAX 10 ;
; Device ; 10M08SAE144C8G ;
; Timing Models ; Final ;
; Total logic elements ; 45 / 8,064 ( < 1 % ) ;
; Total combinational functions ; 45 / 8,064 ( < 1 % ) ;
; Dedicated logic registers ; 11 / 8,064 ( < 1 % ) ;
; Total registers ; 11 ;
; Total pins ; 30 / 101 ( 30 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 387,072 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 48 ( 0 % ) ;
; Total PLLs ; 0 / 1 ( 0 % ) ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
; ADC blocks ; 0 / 1 ( 0 % ) ;
+------------------------------------+---------------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device ; 10M08SAE144C8G ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Perform Clocking Topology Analysis During Routing ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; All Paths ; All Paths ;
; Optimize Multi-Corner Timing ; On ; On ;
; Power Optimization During Fitting ; Normal compilation ; Normal compilation ;
; SSN Optimization ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate Full Fit Report During ECO Compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Periphery to Core Placement and Routing Optimization ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ;
; Treat Bidirectional Pin as Output Pin ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification ; Auto ; Auto ;
; Enable Beneficial Skew Optimization ; On ; On ;
; Optimize Design for Metastability ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ; Off ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 8 ;
; Maximum allowed ; 4 ;
; ; ;
; Average used ; 1.01 ;
; Maximum used ; 4 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processors 2-4 ; 0.4% ;
+----------------------------+-------------+
+--------------------------------------------------------------------------------------------------------+
; Ignored Assignments ;
+------------------+----------------------+--------------+--------------+---------------+----------------+
; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ;
+------------------+----------------------+--------------+--------------+---------------+----------------+
; Location ; ; ; aud_adc_dat ; PIN_22 ; QSF Assignment ;
; Location ; ; ; aud_adc_lrck ; PIN_21 ; QSF Assignment ;
; Location ; ; ; aud_bclk ; PIN_26 ; QSF Assignment ;
; Location ; ; ; aud_dac_dat ; PIN_25 ; QSF Assignment ;
; Location ; ; ; aud_dac_lrck ; PIN_24 ; QSF Assignment ;
; Location ; ; ; aud_mclk ; PIN_33 ; QSF Assignment ;
; Location ; ; ; aud_scl ; PIN_15 ; QSF Assignment ;
; Location ; ; ; aud_sda ; PIN_93 ; QSF Assignment ;
; Location ; ; ; lcd_d[0] ; PIN_47 ; QSF Assignment ;
; Location ; ; ; lcd_d[1] ; PIN_60 ; QSF Assignment ;
; Location ; ; ; lcd_d[2] ; PIN_59 ; QSF Assignment ;
; Location ; ; ; lcd_d[3] ; PIN_58 ; QSF Assignment ;
; Location ; ; ; lcd_d[4] ; PIN_57 ; QSF Assignment ;
; Location ; ; ; lcd_d[5] ; PIN_56 ; QSF Assignment ;
; Location ; ; ; lcd_d[6] ; PIN_55 ; QSF Assignment ;
; Location ; ; ; lcd_d[7] ; PIN_54 ; QSF Assignment ;
; Location ; ; ; lcd_en ; PIN_50 ; QSF Assignment ;
; Location ; ; ; lcd_rs ; PIN_48 ; QSF Assignment ;
; Location ; ; ; lcd_rw ; PIN_52 ; QSF Assignment ;
; Location ; ; ; rst_n ; PIN_32 ; QSF Assignment ;
; Location ; ; ; sd_clk ; PIN_131 ; QSF Assignment ;
; Location ; ; ; sd_cmd ; PIN_132 ; QSF Assignment ;
; Location ; ; ; sd_dat0 ; PIN_130 ; QSF Assignment ;
; Location ; ; ; sd_dat3 ; PIN_135 ; QSF Assignment ;
; Location ; ; ; sdram_a[0] ; PIN_74 ; QSF Assignment ;
; Location ; ; ; sdram_a[10] ; PIN_75 ; QSF Assignment ;
; Location ; ; ; sdram_a[11] ; PIN_80 ; QSF Assignment ;
; Location ; ; ; sdram_a[12] ; PIN_84 ; QSF Assignment ;
; Location ; ; ; sdram_a[1] ; PIN_61 ; QSF Assignment ;
; Location ; ; ; sdram_a[2] ; PIN_62 ; QSF Assignment ;
; Location ; ; ; sdram_a[3] ; PIN_64 ; QSF Assignment ;
; Location ; ; ; sdram_a[4] ; PIN_65 ; QSF Assignment ;
; Location ; ; ; sdram_a[5] ; PIN_66 ; QSF Assignment ;
; Location ; ; ; sdram_a[6] ; PIN_69 ; QSF Assignment ;
; Location ; ; ; sdram_a[7] ; PIN_70 ; QSF Assignment ;
; Location ; ; ; sdram_a[8] ; PIN_76 ; QSF Assignment ;
; Location ; ; ; sdram_a[9] ; PIN_78 ; QSF Assignment ;
; Location ; ; ; sdram_ba[0] ; PIN_79 ; QSF Assignment ;
; Location ; ; ; sdram_ba[1] ; PIN_77 ; QSF Assignment ;
; Location ; ; ; sdram_cas_n ; PIN_86 ; QSF Assignment ;
; Location ; ; ; sdram_cke ; PIN_87 ; QSF Assignment ;
; Location ; ; ; sdram_clk ; PIN_89 ; QSF Assignment ;
; Location ; ; ; sdram_cs_n ; PIN_81 ; QSF Assignment ;
; Location ; ; ; sdram_dq[0] ; PIN_110 ; QSF Assignment ;
; Location ; ; ; sdram_dq[10] ; PIN_100 ; QSF Assignment ;
; Location ; ; ; sdram_dq[11] ; PIN_112 ; QSF Assignment ;
; Location ; ; ; sdram_dq[12] ; PIN_113 ; QSF Assignment ;
; Location ; ; ; sdram_dq[13] ; PIN_114 ; QSF Assignment ;
; Location ; ; ; sdram_dq[14] ; PIN_118 ; QSF Assignment ;
; Location ; ; ; sdram_dq[15] ; PIN_119 ; QSF Assignment ;
; Location ; ; ; sdram_dq[1] ; PIN_111 ; QSF Assignment ;
; Location ; ; ; sdram_dq[2] ; PIN_106 ; QSF Assignment ;
; Location ; ; ; sdram_dq[3] ; PIN_102 ; QSF Assignment ;
; Location ; ; ; sdram_dq[4] ; PIN_101 ; QSF Assignment ;
; Location ; ; ; sdram_dq[5] ; PIN_98 ; QSF Assignment ;
; Location ; ; ; sdram_dq[6] ; PIN_96 ; QSF Assignment ;
; Location ; ; ; sdram_dq[7] ; PIN_92 ; QSF Assignment ;
; Location ; ; ; sdram_dq[8] ; PIN_97 ; QSF Assignment ;
; Location ; ; ; sdram_dq[9] ; PIN_99 ; QSF Assignment ;
; Location ; ; ; sdram_dqm[0] ; PIN_90 ; QSF Assignment ;
; Location ; ; ; sdram_dqm[1] ; PIN_91 ; QSF Assignment ;
; Location ; ; ; sdram_ras_n ; PIN_85 ; QSF Assignment ;
; Location ; ; ; sdram_we_n ; PIN_88 ; QSF Assignment ;
; Location ; ; ; seg7_data[7] ; PIN_126 ; QSF Assignment ;
; Location ; ; ; uart_rx ; PIN_127 ; QSF Assignment ;
; Location ; ; ; uart_tx ; PIN_124 ; QSF Assignment ;
; Current Strength ; LogicalStep_Lab3_top ; ; seg7_data[7] ; 2MA ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; aud_adc_dat ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; aud_adc_lrck ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; aud_bclk ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; aud_dac_dat ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; aud_dac_lrck ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; aud_mclk ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; aud_scl ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; aud_sda ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_d[0] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_d[1] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_d[2] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_d[3] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_d[4] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_d[5] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_d[6] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_d[7] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_en ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_rs ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; lcd_rw ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; rst_n ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sd_clk ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sd_cmd ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sd_dat0 ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sd_dat3 ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[0] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[10] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[11] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[12] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[1] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[2] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[3] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[4] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[5] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[6] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[7] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[8] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_a[9] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_ba[0] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_ba[1] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_cas_n ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_cke ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_clk ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_cs_n ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[0] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[10] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[11] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[12] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[13] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[14] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[15] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[1] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[2] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[3] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[4] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[5] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[6] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[7] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[8] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dq[9] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dqm[0] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_dqm[1] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_ras_n ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; sdram_we_n ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; seg7_data[7] ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; uart_rx ; 3.3-V LVCMOS ; QSF Assignment ;
; I/O Standard ; LogicalStep_Lab3_top ; ; uart_tx ; 3.3-V LVCMOS ; QSF Assignment ;
+------------------+----------------------+--------------+--------------+---------------+----------------+
+--------------------------------------------------------------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+--------------------+----------------------------+--------------------------+
; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ;
+---------------------+--------------------+----------------------------+--------------------------+
; Placement (by node) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 127 ) ; 0.00 % ( 0 / 127 ) ; 0.00 % ( 0 / 127 ) ;
; -- Achieved ; 0.00 % ( 0 / 127 ) ; 0.00 % ( 0 / 127 ) ; 0.00 % ( 0 / 127 ) ;
; ; ; ; ;
; Routing (by net) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
+---------------------+--------------------+----------------------------+--------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Top ; 0.00 % ( 0 / 119 ) ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 8 ) ; N/A ; Source File ; N/A ; ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/uofw/ECE-124/Lab3/output_files/LogicalStep_Lab3_top.pin.
+--------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+----------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------+
; Total logic elements ; 45 / 8,064 ( < 1 % ) ;
; -- Combinational with no register ; 34 ;
; -- Register only ; 0 ;
; -- Combinational with a register ; 11 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 23 ;
; -- 3 input functions ; 10 ;
; -- <=2 input functions ; 12 ;
; -- Register only ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 36 ;
; -- arithmetic mode ; 9 ;
; ; ;
; Total registers* ; 11 / 8,542 ( < 1 % ) ;
; -- Dedicated logic registers ; 11 / 8,064 ( < 1 % ) ;
; -- I/O registers ; 0 / 478 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 6 / 504 ( 1 % ) ;
; Virtual pins ; 0 ;
; I/O pins ; 30 / 101 ( 30 % ) ;
; -- Clock pins ; 2 / 4 ( 50 % ) ;
; -- Dedicated input pins ; 0 / 1 ( 0 % ) ;
; ; ;
; M9Ks ; 0 / 42 ( 0 % ) ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
; ADC blocks ; 0 / 1 ( 0 % ) ;
; Total block memory bits ; 0 / 387,072 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 387,072 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 48 ( 0 % ) ;
; PLLs ; 0 / 1 ( 0 % ) ;
; Global signals ; 1 ;
; -- Global clocks ; 1 / 10 ( 10 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Remote update blocks ; 0 / 1 ( 0 % ) ;
; Oscillator blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 0.3% / 0.2% / 0.4% ;
; Peak interconnect usage (total/H/V) ; 0.6% / 0.4% / 1.1% ;
; Maximum fan-out ; 11 ;
; Highest non-global fan-out ; 10 ;
; Total fan-out ; 217 ;
; Average fan-out ; 1.71 ;
+---------------------------------------------+----------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+----------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+---------------------------------------------+---------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+---------------------------------------------+---------------------+--------------------------------+
; Difficulty Clustering Region ; Low ; Low ;
; ; ; ;
; Total logic elements ; 45 / 8064 ( < 1 % ) ; 0 / 8064 ( 0 % ) ;
; -- Combinational with no register ; 34 ; 0 ;
; -- Register only ; 0 ; 0 ;
; -- Combinational with a register ; 11 ; 0 ;
; ; ; ;
; Logic element usage by number of LUT inputs ; ; ;
; -- 4 input functions ; 23 ; 0 ;
; -- 3 input functions ; 10 ; 0 ;
; -- <=2 input functions ; 12 ; 0 ;
; -- Register only ; 0 ; 0 ;
; ; ; ;
; Logic elements by mode ; ; ;
; -- normal mode ; 36 ; 0 ;
; -- arithmetic mode ; 9 ; 0 ;
; ; ; ;
; Total registers ; 11 ; 0 ;
; -- Dedicated logic registers ; 11 / 8064 ( < 1 % ) ; 0 / 8064 ( 0 % ) ;
; -- I/O registers ; 0 ; 0 ;
; ; ; ;
; Total LABs: partially or completely used ; 6 / 504 ( 1 % ) ; 0 / 504 ( 0 % ) ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 30 ; 0 ;
; Embedded Multiplier 9-bit elements ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; Total memory bits ; 0 ; 0 ;
; Total RAM block bits ; 0 ; 0 ;
; Clock control block ; 1 / 12 ( 8 % ) ; 0 / 12 ( 0 % ) ;
; User Flash Memory ; 1 / 1 ( 100 % ) ; 0 / 1 ( 0 % ) ;
; Analog-to-Digital Converter ; 1 / 1 ( 100 % ) ; 0 / 1 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 0 ; 0 ;
; -- Registered Input Connections ; 0 ; 0 ;
; -- Output Connections ; 0 ; 0 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 221 ; 4 ;
; -- Registered Connections ; 21 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 0 ;
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 13 ; 0 ;
; -- Output Ports ; 17 ; 0 ;
; -- Bidir Ports ; 0 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+---------------------------------------------+---------------------+--------------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ; Slew Rate ;
+----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+
; clkin_50 ; 29 ; 2 ; 0 ; 6 ; 21 ; 11 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; pb[0] ; 46 ; 3 ; 9 ; 0 ; 0 ; 2 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; pb[1] ; 45 ; 3 ; 9 ; 0 ; 21 ; 2 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; pb[2] ; 44 ; 3 ; 9 ; 0 ; 28 ; 2 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; pb[3] ; 43 ; 3 ; 6 ; 0 ; 14 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; sw[0] ; 30 ; 2 ; 0 ; 5 ; 0 ; 10 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; sw[1] ; 13 ; 1A ; 10 ; 19 ; 14 ; 10 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; sw[2] ; 14 ; 1A ; 10 ; 19 ; 21 ; 10 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; sw[3] ; 11 ; 1A ; 10 ; 20 ; 14 ; 10 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; sw[4] ; 8 ; 1A ; 10 ; 21 ; 14 ; 10 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; sw[5] ; 6 ; 1A ; 10 ; 22 ; 14 ; 10 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; sw[6] ; 39 ; 3 ; 3 ; 0 ; 7 ; 10 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
; sw[7] ; 141 ; 8 ; 1 ; 10 ; 14 ; 10 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; -- ; User ; 0 ;
+----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; leds[0] ; 27 ; 2 ; 0 ; 7 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; leds[1] ; 28 ; 2 ; 0 ; 6 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; leds[2] ; 17 ; 1B ; 10 ; 17 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; leds[3] ; 12 ; 1A ; 10 ; 20 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; leds[4] ; 10 ; 1A ; 10 ; 21 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; leds[5] ; 7 ; 1A ; 10 ; 22 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; leds[6] ; 38 ; 3 ; 3 ; 0 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; leds[7] ; 41 ; 3 ; 6 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; seg7_char1 ; 122 ; 8 ; 13 ; 25 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; seg7_char2 ; 120 ; 8 ; 15 ; 25 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; seg7_data[0] ; 123 ; 8 ; 13 ; 25 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; seg7_data[1] ; 138 ; 8 ; 3 ; 10 ; 21 ; no ; no ; no ; 2 ; no ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; seg7_data[2] ; 140 ; 8 ; 1 ; 10 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; seg7_data[3] ; 105 ; 6 ; 31 ; 22 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; seg7_data[4] ; 121 ; 8 ; 15 ; 25 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; seg7_data[5] ; 134 ; 8 ; 6 ; 10 ; 28 ; no ; no ; no ; 2 ; no ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
; seg7_data[6] ; 136 ; 8 ; 3 ; 10 ; 14 ; no ; no ; no ; 2 ; no ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; 2mA ; Off ; -- ; no ; no ; User ; - ; - ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
+--------------------------------------------------------------------------------------------------------------------------------------+
; Dual Purpose and Dedicated Pins ;
+----------+----------------------------------------------------+--------------------------------+------------------+------------------+
; Location ; Pin Name ; Reserved As ; User Signal Name ; Pin Type ;
+----------+----------------------------------------------------+--------------------------------+------------------+------------------+
; 16 ; DIFFIO_RX_L11n, DIFFOUT_L11n, TMS, Low_Speed ; Reserved as secondary function ; ~ALTERA_TMS~ ; Dual Purpose Pin ;
; 18 ; DIFFIO_RX_L11p, DIFFOUT_L11p, TCK, Low_Speed ; Reserved as secondary function ; ~ALTERA_TCK~ ; Dual Purpose Pin ;
; 19 ; DIFFIO_RX_L12n, DIFFOUT_L12n, TDI, Low_Speed ; Reserved as secondary function ; ~ALTERA_TDI~ ; Dual Purpose Pin ;
; 20 ; DIFFIO_RX_L12p, DIFFOUT_L12p, TDO, Low_Speed ; Reserved as secondary function ; ~ALTERA_TDO~ ; Dual Purpose Pin ;
; 121 ; DIFFIO_RX_T16n, DIFFOUT_T16n, DEV_CLRn, Low_Speed ; Use as regular IO ; seg7_data[4] ; Dual Purpose Pin ;
; 122 ; DEV_OE ; Use as regular IO ; seg7_char1 ; Dual Purpose Pin ;
; 134 ; DIFFIO_RX_T22n, DIFFOUT_T22n, CRC_ERROR, Low_Speed ; Use as regular IO ; seg7_data[5] ; Dual Purpose Pin ;
; 136 ; DIFFIO_RX_T24p, DIFFOUT_T24p, nSTATUS, Low_Speed ; Use as regular IO ; seg7_data[6] ; Dual Purpose Pin ;
; 138 ; DIFFIO_RX_T24n, DIFFOUT_T24n, CONF_DONE, Low_Speed ; Use as regular IO ; seg7_data[1] ; Dual Purpose Pin ;
+----------+----------------------------------------------------+--------------------------------+------------------+------------------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+----------+-----------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1A ; 8 / 8 ( 100 % ) ; 3.3V ; -- ;
; 1B ; 5 / 10 ( 50 % ) ; 3.3V ; -- ;
; 2 ; 4 / 7 ( 57 % ) ; 3.3V ; -- ;
; 3 ; 7 / 18 ( 39 % ) ; 3.3V ; -- ;
; 4 ; 0 / 7 ( 0 % ) ; 3.3V ; -- ;
; 5 ; 0 / 12 ( 0 % ) ; 3.3V ; -- ;
; 6 ; 1 / 15 ( 7 % ) ; 3.3V ; -- ;
; 7 ; 0 / 7 ( 0 % ) ; 3.3V ; -- ;
; 8 ; 9 / 17 ( 53 % ) ; 3.3V ; -- ;
+----------+-----------------+---------------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+------------------------------------------------+--------+-----------------------+-----------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------------+--------+-----------------------+-----------+------------+-----------------+----------+--------------+
; 1 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 2 ; ; -- ; VCCA6 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 3 ; ; ; ANAIN1 ; ; ; ; -- ; ; -- ; -- ;
; 4 ; ; ; REFGND ; ; ; ; -- ; ; -- ; -- ;
; 5 ; ; ; ADC_VREF ; ; ; ; -- ; ; -- ; -- ;
; 6 ; 0 ; 1A ; sw[5] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 7 ; 2 ; 1A ; leds[5] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 8 ; 4 ; 1A ; sw[4] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 9 ; ; 1A ; VCCIO1A ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 10 ; 6 ; 1A ; leds[4] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 11 ; 8 ; 1A ; sw[3] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 12 ; 10 ; 1A ; leds[3] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 13 ; 12 ; 1A ; sw[1] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 14 ; 14 ; 1A ; sw[2] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 15 ; 18 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 16 ; 20 ; 1B ; ~ALTERA_TMS~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3 V Schmitt Trigger ; ; Row I/O ; N ; no ; On ;
; 17 ; 21 ; 1B ; leds[2] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 18 ; 22 ; 1B ; ~ALTERA_TCK~ / RESERVED_INPUT ; input ; 3.3 V Schmitt Trigger ; ; Row I/O ; N ; no ; Off ;
; 19 ; 24 ; 1B ; ~ALTERA_TDI~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3 V Schmitt Trigger ; ; Row I/O ; N ; no ; On ;
; 20 ; 26 ; 1B ; ~ALTERA_TDO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 21 ; 28 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 22 ; 30 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 23 ; ; 1B ; VCCIO1B ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 24 ; 32 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 25 ; 34 ; 1B ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 26 ; 36 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 27 ; 38 ; 2 ; leds[0] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 28 ; 40 ; 2 ; leds[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 29 ; 42 ; 2 ; clkin_50 ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 30 ; 45 ; 2 ; sw[0] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 31 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 32 ; 56 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 33 ; 58 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 34 ; ; -- ; VCCA2 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 35 ; ; -- ; VCCA1 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 36 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 37 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 38 ; 60 ; 3 ; leds[6] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 39 ; 62 ; 3 ; sw[6] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 40 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 41 ; 64 ; 3 ; leds[7] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 42 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 43 ; 66 ; 3 ; pb[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 44 ; 68 ; 3 ; pb[2] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 45 ; 70 ; 3 ; pb[1] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 46 ; 72 ; 3 ; pb[0] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 47 ; 74 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 48 ; 77 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; 49 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 50 ; 76 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 51 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 52 ; 78 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 53 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 54 ; 80 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 55 ; 84 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 56 ; 86 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 57 ; 88 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 58 ; 90 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 59 ; 92 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 60 ; 94 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 61 ; 101 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; 62 ; 102 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 63 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 64 ; 108 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 65 ; 110 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 66 ; 112 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 67 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 68 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 69 ; 116 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 70 ; 118 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 71 ; ; -- ; VCCA5 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 72 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 73 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 74 ; 121 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 75 ; 120 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 76 ; 123 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 77 ; 122 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 78 ; 133 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 79 ; 132 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 80 ; 135 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; 81 ; 134 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 82 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 83 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 84 ; 141 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 85 ; 140 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 86 ; 143 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 87 ; 142 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 88 ; 148 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 89 ; 150 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 90 ; 152 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 91 ; 154 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 92 ; 156 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 93 ; 158 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 94 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 95 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 96 ; 172 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 97 ; 173 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; 98 ; 174 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 99 ; 176 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 100 ; 177 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 101 ; 178 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 102 ; 179 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 103 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 104 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 105 ; 188 ; 6 ; seg7_data[3] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 106 ; 190 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; 107 ; ; -- ; VCCA3 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 108 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 109 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 110 ; 192 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 111 ; 194 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 112 ; 199 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; 113 ; 202 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 114 ; 204 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 115 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 116 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 117 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 118 ; 212 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 119 ; 214 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 120 ; 224 ; 8 ; seg7_char2 ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 121 ; 226 ; 8 ; seg7_data[4] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 122 ; 228 ; 8 ; seg7_char1 ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 123 ; 231 ; 8 ; seg7_data[0] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 124 ; 233 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 125 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 126 ; 232 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 127 ; 235 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 128 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 129 ; 234 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 130 ; 236 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 131 ; 238 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 132 ; 240 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 133 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 134 ; 242 ; 8 ; seg7_data[5] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 135 ; 243 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; 136 ; 244 ; 8 ; seg7_data[6] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 137 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 138 ; 246 ; 8 ; seg7_data[1] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 139 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 140 ; 248 ; 8 ; seg7_data[2] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 141 ; 250 ; 8 ; sw[7] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 142 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 143 ; ; -- ; VCCA4 ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
; 144 ; ; -- ; VCC_ONE ; power ; ; 3.0V/3.3V ; -- ; ; -- ; -- ;
+----------+------------+----------+------------------------------------------------+--------+-----------------------+-----------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+---------------------------------------+
; I/O Assignment Warnings ;
+--------------+------------------------+
; Pin Name ; Reason ;
+--------------+------------------------+
; leds[0] ; Missing drive strength ;
; leds[1] ; Missing drive strength ;
; leds[2] ; Missing drive strength ;
; leds[3] ; Missing drive strength ;
; leds[4] ; Missing drive strength ;
; leds[5] ; Missing drive strength ;
; leds[6] ; Missing drive strength ;
; leds[7] ; Missing drive strength ;
; seg7_data[0] ; Missing drive strength ;
; seg7_data[1] ; Missing drive strength ;
; seg7_data[5] ; Missing drive strength ;
; seg7_data[6] ; Missing drive strength ;
; seg7_char1 ; Missing drive strength ;
; seg7_char2 ; Missing drive strength ;
+--------------+------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+------------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------+-------------------------------------------------+----------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; UFM Blocks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; ADC blocks ; Full Hierarchy Name ; Entity Name ; Library Name ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+------------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------+-------------------------------------------------+----------------------+--------------+
; |LogicalStep_Lab3_top ; 45 (6) ; 11 (0) ; 0 (0) ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 30 ; 0 ; 34 (6) ; 0 (0) ; 11 (0) ; 0 ; |LogicalStep_Lab3_top ; LogicalStep_Lab3_top ; work ;
; |Compx5:INST1| ; 7 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (0) ; 0 (0) ; 0 (0) ; 0 ; |LogicalStep_Lab3_top|Compx5:INST1 ; Compx5 ; work ;
; |Compx4:INST5| ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; |LogicalStep_Lab3_top|Compx5:INST1|Compx4:INST5 ; Compx4 ; work ;
; |SevenSegment:INST2| ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; |LogicalStep_Lab3_top|SevenSegment:INST2 ; SevenSegment ; work ;
; |SevenSegment:INST3| ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; |LogicalStep_Lab3_top|SevenSegment:INST3 ; SevenSegment ; work ;
; |segment7_mux:INST4| ; 18 (18) ; 11 (11) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 11 (11) ; 0 ; |LogicalStep_Lab3_top|segment7_mux:INST4 ; segment7_mux ; work ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+------------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------+-------------------------------------------------+----------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+----------------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+--------------+----------+---------------+---------------+-----------------------+-----+------+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ;
+--------------+----------+---------------+---------------+-----------------------+-----+------+
; pb[3] ; Input ; -- ; -- ; -- ; -- ; -- ;
; leds[0] ; Output ; -- ; -- ; -- ; -- ; -- ;
; leds[1] ; Output ; -- ; -- ; -- ; -- ; -- ;
; leds[2] ; Output ; -- ; -- ; -- ; -- ; -- ;
; leds[3] ; Output ; -- ; -- ; -- ; -- ; -- ;
; leds[4] ; Output ; -- ; -- ; -- ; -- ; -- ;
; leds[5] ; Output ; -- ; -- ; -- ; -- ; -- ;
; leds[6] ; Output ; -- ; -- ; -- ; -- ; -- ;
; leds[7] ; Output ; -- ; -- ; -- ; -- ; -- ;
; seg7_data[0] ; Output ; -- ; -- ; -- ; -- ; -- ;
; seg7_data[1] ; Output ; -- ; -- ; -- ; -- ; -- ;
; seg7_data[2] ; Output ; -- ; -- ; -- ; -- ; -- ;
; seg7_data[3] ; Output ; -- ; -- ; -- ; -- ; -- ;
; seg7_data[4] ; Output ; -- ; -- ; -- ; -- ; -- ;
; seg7_data[5] ; Output ; -- ; -- ; -- ; -- ; -- ;
; seg7_data[6] ; Output ; -- ; -- ; -- ; -- ; -- ;
; seg7_char1 ; Output ; -- ; -- ; -- ; -- ; -- ;
; seg7_char2 ; Output ; -- ; -- ; -- ; -- ; -- ;
; pb[0] ; Input ; (6) 868 ps ; -- ; -- ; -- ; -- ;
; pb[1] ; Input ; (6) 868 ps ; -- ; -- ; -- ; -- ;
; pb[2] ; Input ; (6) 868 ps ; -- ; -- ; -- ; -- ;
; sw[7] ; Input ; -- ; (6) 868 ps ; -- ; -- ; -- ;
; sw[6] ; Input ; -- ; (6) 868 ps ; -- ; -- ; -- ;
; sw[2] ; Input ; (6) 873 ps ; -- ; -- ; -- ; -- ;
; sw[3] ; Input ; -- ; (6) 873 ps ; -- ; -- ; -- ;
; sw[5] ; Input ; -- ; (6) 873 ps ; -- ; -- ; -- ;
; sw[4] ; Input ; (6) 873 ps ; -- ; -- ; -- ; -- ;
; sw[0] ; Input ; -- ; (6) 873 ps ; -- ; -- ; -- ;
; sw[1] ; Input ; (6) 873 ps ; -- ; -- ; -- ; -- ;
; clkin_50 ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ;
+--------------+----------+---------------+---------------+-----------------------+-----+------+
+---------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+---------------------------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------------------------------+-------------------+---------+
; pb[3] ; ; ;
; pb[0] ; ; ;
; - leds2~0 ; 0 ; 6 ;
; - leds[4]~output ; 0 ; 6 ;
; pb[1] ; ; ;
; - leds2~0 ; 0 ; 6 ;
; - leds[5]~output ; 0 ; 6 ;
; pb[2] ; ; ;
; - leds2~0 ; 0 ; 6 ;
; - leds[6]~output ; 0 ; 6 ;
; sw[7] ; ; ;
; - Compx5:INST1|Compx4:INST5|Output_L~0 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_L~2 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_G~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux6~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux4~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux3~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux2~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux5~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux1~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux0~0 ; 1 ; 6 ;
; sw[6] ; ; ;
; - Compx5:INST1|Compx4:INST5|Output_L~0 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_L~2 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_G~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux6~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux4~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux3~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux2~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux5~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux1~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux0~0 ; 1 ; 6 ;
; sw[2] ; ; ;
; - Compx5:INST1|Compx4:INST5|Output_L~0 ; 0 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_L~2 ; 0 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_G~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux6~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux4~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux3~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux2~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux5~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux1~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux0~0 ; 0 ; 6 ;
; sw[3] ; ; ;
; - Compx5:INST1|Compx4:INST5|Output_L~0 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_L~2 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_G~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux6~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux4~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux3~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux2~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux5~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux1~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux0~0 ; 1 ; 6 ;
; sw[5] ; ; ;
; - Compx5:INST1|Compx4:INST5|Output_L~1 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_E~0 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_G~1 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux6~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux4~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux3~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux2~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux5~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux1~0 ; 1 ; 6 ;
; - SevenSegment:INST3|Mux0~0 ; 1 ; 6 ;
; sw[4] ; ; ;
; - Compx5:INST1|Compx4:INST5|Output_L~1 ; 0 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_E~0 ; 0 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_G~1 ; 0 ; 6 ;
; - SevenSegment:INST3|Mux6~0 ; 0 ; 6 ;
; - SevenSegment:INST3|Mux4~0 ; 0 ; 6 ;
; - SevenSegment:INST3|Mux3~0 ; 0 ; 6 ;
; - SevenSegment:INST3|Mux2~0 ; 0 ; 6 ;
; - SevenSegment:INST3|Mux5~0 ; 0 ; 6 ;
; - SevenSegment:INST3|Mux1~0 ; 0 ; 6 ;
; - SevenSegment:INST3|Mux0~0 ; 0 ; 6 ;
; sw[0] ; ; ;
; - Compx5:INST1|Compx4:INST5|Output_L~1 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_E~0 ; 1 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_G~1 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux6~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux4~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux3~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux2~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux5~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux1~0 ; 1 ; 6 ;
; - SevenSegment:INST2|Mux0~0 ; 1 ; 6 ;
; sw[1] ; ; ;
; - Compx5:INST1|Compx4:INST5|Output_L~1 ; 0 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_E~0 ; 0 ; 6 ;
; - Compx5:INST1|Compx4:INST5|Output_G~1 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux6~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux4~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux3~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux2~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux5~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux1~0 ; 0 ; 6 ;
; - SevenSegment:INST2|Mux0~0 ; 0 ; 6 ;
; clkin_50 ; ; ;
+---------------------------------------------+-------------------+---------+
+----------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+----------+----------+---------+-------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+----------+----------+---------+-------+--------+----------------------+------------------+---------------------------+
; clkin_50 ; PIN_29 ; 11 ; Clock ; yes ; Global Clock ; GCLK4 ; -- ;
+----------+----------+---------+-------+--------+----------------------+------------------+---------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+----------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+----------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; clkin_50 ; PIN_29 ; 11 ; 0 ; Global Clock ; GCLK4 ; -- ;
+----------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+
+-----------------------------------------------+
; Routing Usage Summary ;
+-----------------------+-----------------------+
; Routing Resource Type ; Usage ;
+-----------------------+-----------------------+
; Block interconnects ; 46 / 27,275 ( < 1 % ) ;
; C16 interconnects ; 14 / 1,240 ( 1 % ) ;
; C4 interconnects ; 48 / 20,832 ( < 1 % ) ;
; Direct links ; 4 / 27,275 ( < 1 % ) ;
; Global clocks ; 1 / 10 ( 10 % ) ;
; Local interconnects ; 29 / 8,064 ( < 1 % ) ;
; R24 interconnects ; 7 / 1,320 ( < 1 % ) ;
; R4 interconnects ; 19 / 28,560 ( < 1 % ) ;
+-----------------------+-----------------------+
+--------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements (Average = 7.50) ; Number of LABs (Total = 6) ;
+--------------------------------------------+-----------------------------+
; 1 ; 3 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 1 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 1 ;
; 16 ; 1 ;
+--------------------------------------------+-----------------------------+
+------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-----------------------------+
; LAB-wide Signals (Average = 0.17) ; Number of LABs (Total = 6) ;
+------------------------------------+-----------------------------+
; 1 Clock ; 1 ;
+------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Signals Sourced ;
+---------------------------------------------+-----------------------------+
; Number of Signals Sourced (Average = 9.33) ; Number of LABs (Total = 6) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 3 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 1 ;
; 16 ; 1 ;
; 17 ; 0 ;
; 18 ; 0 ;
; 19 ; 0 ;
; 20 ; 0 ;
; 21 ; 0 ;
; 22 ; 1 ;
+---------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out (Average = 2.67) ; Number of LABs (Total = 6) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 4 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 1 ;
; 6 ; 0 ;
; 7 ; 1 ;
+-------------------------------------------------+-----------------------------+