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<!-- Product Version: Vivado v2017.4 (64-bit) -->
<!-- -->
<!-- Copyright 1986-2017 Xilinx, Inc. All Rights Reserved. -->
<Project Version="7" Minor="35" Path="C:/Users/Nick Schiffer/Documents/School/CMPE125/Labs/cla_adder_7seg/cla_adder_7seg.xpr">
<DefaultLaunch Dir="$PRUNDIR"/>
<Configuration>
<Option Name="Id" Val="ac7ecfcfd3e14931a214470cad85914c"/>
<Option Name="Part" Val="xc7a100tcsg324-1"/>
<Option Name="CompiledLibDir" Val="$PCACHEDIR/compile_simlib"/>
<Option Name="CompiledLibDirXSim" Val=""/>
<Option Name="CompiledLibDirModelSim" Val="$PCACHEDIR/compile_simlib/modelsim"/>
<Option Name="CompiledLibDirQuesta" Val="$PCACHEDIR/compile_simlib/questa"/>
<Option Name="CompiledLibDirIES" Val="$PCACHEDIR/compile_simlib/ies"/>
<Option Name="CompiledLibDirXcelium" Val="$PPRDIR/../cla_adder/cla_adder.cache/compile_simlib/xcelium"/>
<Option Name="CompiledLibDirVCS" Val="$PCACHEDIR/compile_simlib/vcs"/>
<Option Name="CompiledLibDirRiviera" Val="$PCACHEDIR/compile_simlib/riviera"/>
<Option Name="CompiledLibDirActivehdl" Val="$PCACHEDIR/compile_simlib/activehdl"/>
<Option Name="BoardPart" Val=""/>
<Option Name="ActiveSimSet" Val="sim_1"/>
<Option Name="DefaultLib" Val="xil_defaultlib"/>
<Option Name="ProjectType" Val="Default"/>
<Option Name="IPOutputRepo" Val="$PCACHEDIR/ip"/>
<Option Name="IPCachePermission" Val="read"/>
<Option Name="IPCachePermission" Val="write"/>
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<Option Name="CreateRefXciForCoreContainers" Val="FALSE"/>
<Option Name="IPUserFilesDir" Val="$PIPUSERFILESDIR"/>
<Option Name="IPStaticSourceDir" Val="$PIPUSERFILESDIR/ipstatic"/>
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<Option Name="DSAVendor" Val="xilinx"/>
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<Option Name="WTIesExportSim" Val="0"/>
<Option Name="WTVcsExportSim" Val="0"/>
<Option Name="WTRivieraExportSim" Val="0"/>
<Option Name="WTActivehdlExportSim" Val="0"/>
<Option Name="GenerateIPUpgradeLog" Val="TRUE"/>
<Option Name="XSimRadix" Val="hex"/>
<Option Name="XSimTimeUnit" Val="ns"/>
<Option Name="XSimArrayDisplayLimit" Val="1024"/>
<Option Name="XSimTraceLimit" Val="65536"/>
<Option Name="SimTypes" Val="rtl"/>
</Configuration>
<FileSets Version="1" Minor="31">
<FileSet Name="sources_1" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1">
<Filter Type="Srcs"/>
<File Path="$PSRCDIR/sources_1/new/CLA_top.v">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../cla_adder/cla_adder.srcs/sources_1/new/CLA_top.v"/>
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</File>
<File Path="$PSRCDIR/sources_1/new/CLAgen_4bit.v">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../cla_adder/cla_adder.srcs/sources_1/new/CLAgen_4bit.v"/>
<Attr Name="ImportTime" Val="1520131494"/>
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</File>
<File Path="$PSRCDIR/sources_1/new/add_half.v">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../cla_adder/cla_adder.srcs/sources_1/new/add_half.v"/>
<Attr Name="ImportTime" Val="1520145752"/>
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<Attr Name="UsedIn" Val="simulation"/>
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<File Path="$PPRDIR/../voting_machine/voting_machine.srcs/sources_1/new/bcd_to_7seg.v">
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<File Path="$PPRDIR/../voting_machine/voting_machine.srcs/sources_1/new/clk_gen.v">
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<File Path="$PPRDIR/../voting_machine/voting_machine.srcs/sources_1/new/led_mux.v">
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<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../cla_adder/cla_adder.srcs/sources_1/new/my_xor.v"/>
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<File Path="$PSRCDIR/sources_1/new/sum_to_2_bcd.v">
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<File Path="$PSRCDIR/sources_1/new/add_inferred.v">
<FileInfo>
<Attr Name="AutoDisabled" Val="1"/>
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<Config>
<Option Name="DesignMode" Val="RTL"/>
<Option Name="TopModule" Val="cla_adder_7seg"/>
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<FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
<Filter Type="Constrs"/>
<File Path="$PSRCDIR/constrs_1/new/CLA_FPGA.xdc">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../cla_adder/cla_adder.srcs/constrs_1/new/CLA_FPGA.xdc"/>
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</File>
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<Option Name="ConstrsType" Val="XDC"/>
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</FileSet>
<FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
<Filter Type="Srcs"/>
<File Path="$PSRCDIR/sim_1/new/cla_adder_tb.v">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../cla_adder/cla_adder.srcs/sim_1/new/cla_adder_tb.v"/>
<Attr Name="ImportTime" Val="1520136985"/>
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<Attr Name="UsedIn" Val="implementation"/>
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</File>
<File Path="$PSRCDIR/sim_1/new/inferred_add_tb.v">
<FileInfo>
<Attr Name="AutoDisabled" Val="1"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</File>
<Config>
<Option Name="DesignMode" Val="RTL"/>
<Option Name="TopModule" Val="cla_adder_tb"/>
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</FileSets>
<Simulators>
<Simulator Name="XSim">
<Option Name="Description" Val="Vivado Simulator"/>
<Option Name="CompiledLib" Val="0"/>
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<Simulator Name="ModelSim">
<Option Name="Description" Val="ModelSim Simulator"/>
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<Option Name="Description" Val="Questa Advanced Simulator"/>
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<Option Name="Description" Val="Active-HDL Simulator"/>
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</Simulators>
<Runs Version="1" Minor="10">
<Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7a100tcsg324-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2017"/>
<Step Id="synth_design"/>
</Strategy>
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2017"/>
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
</Run>
<Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7a100tcsg324-1" ConstrsSet="constrs_1" Description="Default settings for Implementation." WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/impl_1" SynthRun="synth_1" IncludeInArchive="true">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2017"/>
<Step Id="init_design"/>
<Step Id="opt_design"/>
<Step Id="power_opt_design"/>
<Step Id="place_design"/>
<Step Id="post_place_power_opt_design"/>
<Step Id="phys_opt_design"/>
<Step Id="route_design"/>
<Step Id="post_route_phys_opt_design"/>
<Step Id="write_bitstream"/>
</Strategy>
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2017"/>
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
</Run>
</Runs>
<Board/>
</Project>