가. 0.45
나. 0.5
다. 0.9
라. 0.95
[문제2]
캐시 액세스 시간이 10ns이고 주기억장치 액세스 시간이 200ns인 시스템에서 캐시 적중률이 0.8이라면, 평균 기억장치 액세스 시간은 얼마나 되는가? (기본 5.20)
가. 20ns
나. 48ns
다. 162ns
라. 210ns
taelee: 자네들 프로그래밍에서 제일 중요한게 뭔줄 아나? 바로 반복문이야 반복문!!! 프로그래머는 중복을 피해야돼!
따라서 캐시 적중률을 높이려면 반복문처럼 가까운 미래에 쓰일 명령어를 캐시에 우선적으로 올려야돼!
그렇게 되면 반복문을 만났을 때 적중률이 아주 팡팡 터진다구!!
jakang: 이보게 등장하자마자 왜이리 급발진을 하는겐가? 그리고 하나는 알고 둘은 모르는구만! 물론 반복문 같은 상황에서는 자네처럼 설계하는게 적중률이 좋겠지만 배열을 한번 생각해보게나
배열은 한번 만들어놓으면 배열에 담긴 값들을 아주 쉽게 그리고 '자주' 꺼내다 쓰게 된다고!
따라서 캐시 적중률을 올리려면 메인 메모리에서 인출했던 값 근처의 값들도 같이 적재해야돼! 그러면 적중률이 팡팡팡 터진다구
daelee: 이보게들 복잡하게 그러지 말고 그냥 명령어가 저장된 순서대로 차곡차곡 순서대로 캐시에 올리면 어떻겠나?
캐시 인출 방식에는 (a) 방식과 (b) 방식이 있다.
(b) 방식은 CPU가 원하는 정보를 인출할 때 그 정보와 근접한 위치에 있는 정보들을 함께 인출하여 캐시에 적재하는데 그 이유는 (c) 때문이다.
이때 함께 인출되는 정보들의 그룹을 (d)라고 한다.
캐시는 (e)들로 구성되는데 이곳에 위에서 인출된 (d)를 적재된다.
📄 답지
가. 0.45
나. 0.5
다. 0.9
라. 0.95
풀이) 450/500 = 0.9
[문제2]
캐시 액세스 시간이 10ns이고 주기억장치 액세스 시간이 200ns인 시스템에서 캐시 적중률이 0.8이라면, 평균 기억장치 액세스 시간은 얼마나 되는가? (기본 5.20)
가. 20ns
나. 48ns
다. 162ns
라. 210ns
풀이) 10ns *0.8 + 200ns * 0.2 = 48ns
taelee: 자네들 프로그래밍에서 제일 중요한게 뭔줄 아나? 바로 반복문이야 반복문!!! 프로그래머는 중복을 피해야돼!
따라서 캐시 적중률을 높이려면 반복문처럼 가까운 미래에 쓰일 명령어를 캐시에 우선적으로 올려야돼!
그렇게 되면 반복문을 만났을 때 적중률이 아주 팡팡 터진다구!!
jakang: 이보게 등장하자마자 왜이리 급발진을 하는겐가? 그리고 하나는 알고 둘은 모르는구만! 물론 반복문 같은 상황에서는 자네처럼 설계하는게 적중률이 좋겠지만 배열을 한번 생각해보게나
배열은 한번 만들어놓으면 배열에 담긴 값들을 아주 쉽게 그리고 '자주' 꺼내다 쓰게 된다고!
따라서 캐시 적중률을 올리려면 메인 메모리에서 인출했던 값 근처의 값들도 같이 적재해야돼! 그러면 적중률이 팡팡팡 터진다구
daelee: 이보게들 복잡하게 그러지 말고 그냥 명령어가 저장된 순서대로 차곡차곡 순서대로 캐시에 올리면 어떻겠나?
taelee: 시간적 지역성(temporal locality)
jakang: 공간적 지역성(spatial locality)
daelee: 순차적 지역성(sequential locality)
캐시 인출 방식에는 (a) 방식과 (b) 방식이 있다.
(b) 방식은 CPU가 원하는 정보를 인출할 때 그 정보와 근접한 위치에 있는 정보들을 함께 인출하여 캐시에 적재하는데 그 이유는 (c) 때문이다.
이때 함께 인출되는 정보들의 그룹을 (d)라고 한다.
캐시는 (e)들로 구성되는데 이곳에 위에서 인출된 (d)를 적재된다.
(a): 요구 인출(demand fetch)
(b): 선인출(prefetch)
(c): 지역성(locality)
(d): 블록(block)
(e): 라인(line) 혹은 슬롯(slot)
보기를 참고해 두 사상방식의 장단점을 골라주세요
<보기>
a. Locality가 높다면 Hit Ratio가 매우 높아진다.
b. 각 메인메모리 block이 적재될 수 있는 cache line이 한 개뿐이기 때문에 그 line을 공유하는 다른 블록이 적재되는 경우 교체된다. 만약 같은 라인에 사상된 두 개의 블록들로부터 데이터들을 번갈아 읽어와야 한다면 적중률이 낮아진다.
c. Cache line들의 Tag들을 병렬로 검사하기 위해 매우 복잡하고 비용이 높은 회로가 필요해 하드웨어적으로 부담이 된다.
d. 하드웨어가 간단하고 구현 비용이 적게 든다.
e. 새로운 block이 cache로 적재될 때 line의 선택이 매우 자유롭다.
| 사상방식 | 장점 | 단점 |
|---|---|---|
| 완전-연관 사상 (Fully-Associative Mapping) | ||
| 직접 사상 (Direct Mapping) |
[연습 5.20] 주기억장치 용량이 1MByte이고 캐시의 용량은 16KByte인 시스템에서 캐시 라인의 크기는 4바이트이다. 직접-사상 방식이 사용되는 경우에 아래 물음에 답하라.
-
캐시에는 몇 개의 라인들이 존재하는가?
-
주기억장치 블록의 수는 몇 개가 되는가?
-
한 라인을 공유하는 주기억장치 블록들의 수는 몇 개인가?
-
주소 형식과 각 필드의 비트 수를 결정하라.
[연습 5.21] 세트-연관 캐시가 64개의 라인들을 가지고 있으며, 각 세트는 4개의 라인들로 구성된다. 주기억장치는 4096개의 블록들을 가지고 있으며, 각 블록은 16바이트로 구성된다. 주기억장치 주소의 형식을 결정하라.
다음은 구글 독스 로 이동해서 문제를 풀어주세요. CPU로부터 주어진 기억장치 주소들을 바탕으로 캐시 적중 여부를 확인하고 캐시 미스인 경우에는 캐시 라인의 적재상황을 채워주세요. 각 사상방식별로 총 3개의 스프레드시트가 있습니다.
📄 답지
보기를 참고해 두 사상방식의 장단점을 골라주세요
<보기>
a. Locality가 높다면 Hit Ratio가 매우 높아진다.
b. 각 메인메모리 block이 적재될 수 있는 cache line이 한 개뿐이기 때문에 그 line을 공유하는 다른 블록이 적재되는 경우 교체된다. 만약 같은 라인에 사상된 두 개의 블록들로부터 데이터들을 번갈아 읽어와야 한다면 적중률이 낮아진다.
c. Cache line들의 Tag들을 병렬로 검사하기 위해 매우 복잡하고 비용이 높은 회로가 필요해 하드웨어적으로 부담이 된다.
d. 하드웨어가 간단하고 구현 비용이 적게 든다.
e. 새로운 block이 cache로 적재될 때 line의 선택이 매우 자유롭다.
| 사상방식 | 장점 | 단점 |
|---|---|---|
| 완전-연관 사상 (Fully-Associative Mapping) | a, e | c |
| 직접 사상 (Direct Mapping) | d | b |
[연습 5.20] 주기억장치 용량이 1MByte이고 캐시의 용량은 16KByte인 시스템에서 캐시 라인의 크기는 4바이트이다. 직접-사상 방식이 사용되는 경우에 아래 물음에 답하라.
- 캐시에는 몇 개의 라인들이 존재하는가?
답: 212개
캐시 용량= 16KByte = 24 x 210 Byte = 214 Byte
캐시 라인 크기= 4 Byte = 22 Byte
캐시 라인 수=캐시 용량/캐시 라인 크기= 214 / 22 = 212
- 주기억장치 블록의 수는 몇 개가 되는가?
답: 218개
주기억장치 용량= 1MByte = 220 Byte
블록 크기= 캐시 라인의 크기 = 22 Byte
블록의 수=주기억장치 용량/블록의 크기= 220 / 22 = 218
- 한 라인을 공유하는 주기억장치 블록들의 수는 몇 개인가?
답: 26개
블록의 수= 218개
캐시 라인 수= 212개
블록의 수/캐시 라인 수= 218 / 212 = 26
- 주소 형식과 각 필드의 비트 수를 결정하라.
답: 태그 6비트, 라인 12비트, 단어 2비트
주기억장치 용량= 220 Byte 이므로 기억장치 주소는 총 20비트
블록 크기= 22 이므로 단어는 2비트
캐시 라인 수= 212 이므로 라인은 12비트태그 필드는 20 - 2 - 12 = 6비트
[연습 5.21] 세트-연관 캐시가 64개의 라인들을 가지고 있으며, 각 세트는 4개의 라인들로 구성된다. 주기억장치는 4096개의 블록들을 가지고 있으며, 각 블록은 16바이트로 구성된다. 주기억장치 주소의 형식을 결정하라.
답: 태그 8비트, 세트 4비트, 단어 2비트
주기억장치 용량=블록의 수x블록 크기 = 4096 x 16 Byte = 212 x 24 = 216 이므로 기억장치 주소는 총 16비트
블록 크기= 24 이므로 단어는 4비트
세트 수=캐시 라인 수/세트당 라인 수= 64 / 4 = 26 / 22 = 24 이므로 세트는 4비트태그 필드는 16 - 4 - 4 = 8비트
다음은 구글 독스 로 이동해서 문제를 풀어주세요. CPU로부터 주어진 기억장치 주소들을 바탕으로 캐시 적중 여부를 확인하고 캐시 미스인 경우에는 캐시 라인의 적재상황을 채워주세요. 각 사상방식별로 총 3개의 스프레드시트가 있습니다.
답지는 구글 독스
ANSWER를 확인해주세요
세트-연관 사상 캐시로 아래와 같은 블록들이 연속적으로 액서스 됩니다. (연습문제 5.26)
1 2 2 1 3 1 4 5 4 7 4 1
교체 알고리즘과 세트 당 라인 수가 다음과 같을 때의 캐시 적중률을 각각 구해주세요
(1) FIFO 알고리즘, 라인 수 = 4개
(2) LRU 알고리즘, 라인 수 = 4개
보기 중에 아래의 설명들과 알맞는 교체알고리즘을 골라서 짝지어주세요.
(a) LFU (b) FIFO (c) LIU (d) LRU (e) LCU
- 캐시에 가장 오랫동안 적재되어 있었던 블록을 교체하는 방식은?
- 캐시에 적재된 이후 참조되었던 횟수가 가장 적은 블록을 교체하는 방식은?
- 사용되지 않은 채로 가장 오랫동안 적재되어 있던 블록을 교체하는 방식은?
write-back에 대한 설명들 : _______
write-through에 대한 설명들 : _______
(a) 모든 쓰기 동작들이 캐시로 뿐만 아니라 주기억장치로도 동시에 행해진다.
(b) 읽기 및 쓰기 동작에서 미스가 발생한 경우에 새로 적재하려는 라인의 데이터가 수정된 상태이면 추가적인 시간이 소요된다.
(c) 쓰기 동작 횟수가 최소화 된다.
(d) 쓰기 시간이 짧아진다.
(e) 쓰기 동작에 걸리는 시간이 길어진다.
(f) 주기억장치의 블록을 무효상태에 있게 한다.
📄 답지
세트-연관 사상 캐시로 아래와 같은 블록들이 연속적으로 액서스 됩니다. (연습문제 5.26)
1 2 2 1 3 1 4 5 4 7 4 1
교체 알고리즘과 세트 당 라인 수가 다음과 같을 때의 캐시 적중률을 각각 구해주세요
(주황색 바탕이면 캐시 적중)
(1) FIFO 알고리즘, 라인 수 = 4개
H = 5 / 12
(2) LRU 알고리즘, 라인 수 = 4개
H = 6 / 12
보기 중에 아래의 설명들과 알맞는 교체알고리즘을 골라서 짝지어주세요.
(a) LFU (b) FIFO (c) LIU (d) LRU (e) LCU
- 캐시에 가장 오랫동안 적재되어 있었던 블록을 교체하는 방식은?
(b) FIFO (First-IN-First-Out) - 캐시에 적재된 이후 참조되었던 횟수가 가장 적은 블록을 교체하는 방식은?
(a) LFU (Least Frequently Used) - 사용되지 않은 채로 가장 오랫동안 적재되어 있던 블록을 교체하는 방식은?
(d) LRU (Least Recently Used)
write-back에 대한 설명들 : b, c, d, f
write-through에 대한 설명들 : a, e,
(a) 모든 쓰기 동작들이 캐시로 뿐만 아니라 주기억장치로도 동시에 행해진다.
(b) 읽기 및 쓰기 동작에서 미스가 발생한 경우에 새로 적재하려는 라인의 데이터가 수정된 상태이면 추가적인 시간이 소요된다.
(c) 쓰기 동작 횟수가 최소화 된다.
(d) 쓰기 시간이 짧아진다.
(e) 쓰기 동작에 걸리는 시간이 길어진다.
(f) 주기억장치의 블록을 무효상태에 있게 한다.
[문제 1] 각 보기에 대해 알맞은 설명을 모두 짝지어주세요.
(1) 계층적 캐시(hierarchical cache)
(2) 온-칩 캐시 (on-chip cache)
(3) 분리 캐시 (split cache)
a. 외부 버스를 통해 엑세스할 수 있는 캐시보다 액세스 시간이 더 짧아 전체 시스템 성능 향상에 도움이 된다.
b. 명령어와 데이터를 분리하여 별도로 저장하는 캐시 구조
c. CPU 칩 내부에 포함되어 있는 캐시
d. 여러 레벨의 캐시들을 계층적으로 설치한 구조
e. 칩에 집적할 수 있는 회로의 밀도가 높아짐에 따라 이 캐시가 가능하게 되었다.
[문제 2] 2-단계 캐시 (L1 및 L2)와 주기억장치(M)로 구성된 기억장치시스템에서 용량의 크기 관계를 바르게 표시한 것은?
a. L1 > L2 > M
b. M > L1 > L2
c. L1 < L2 < M
d. M < L1 < L2
[문제 3] 다음 설명을 읽고 맞으면 O, 틀리면 X하세요.
2-단계 캐시 (L1 및 L2)를 가진 시스템이 있습니다. CPU가 기억장치를 엑세스하려고 할 때,
(1) 캐시 제어기는 L1와 L2를 검사한다. (O/X)
(2) 데이터가 L1, L2에 없는 경우에만 주기억 장치를 액세스하게 된다. (O/X)
(3) L1은 L2에 비해 속도는 더 빠르고, 적중률은 더 낮다. (O/X)
[문제 4] 분리 캐시(split cache)를 사용하는 주요 이유는 무엇인가요?
a. 캐시 엑세스 충돌 제거
b. 캐시 크기 확장
c. 캐시 적중률 향상
d. 데이터 일관성 유지
📄 답지
[문제 1] 각 보기에 대해 알맞은 설명을 모두 짝지어주세요.
(1) 계층적 캐시 (hierarchical cache)
d. 여러 레벨의 캐시들을 계층적으로 설치한 구조
(2) 온-칩 캐시 (on-chip cache)
a. 시스템 버스를 통해 엑세스할 수 있는 캐시보다 액세스 시간이 더 짧아 전체 시스템 성능 향상에 도움이 된다.
=> 인출할 명령어나 데이터가 온-칩 캐시에 있다면 CPU 내부 버스를 통해 더 신속하게 엑세스할 수 있다.
c. CPU 칩 내부에 포함되어 있는 캐시
e. 칩에 집적할 수 있는 회로의 밀도가 높아짐에 따라 이 캐시가 가능하게 되었다.
(3) 분리 캐시 (split cache)
b. 명령어와 데이터를 분리하여 별도로 저장하는 캐시 구조
[문제 2] 2-단계 캐시 (L1 및 L2)와 주기억장치(M)로 구성된 기억장치시스템에서 용량의 크기 관계를 바르게 표시한 것은?
c. L1 < L2 < M
: L1은 온-칩 캐시며, 첫 번째 레벨 (1차) 캐시다. L2는 외부 캐시고, 두 번째 레벨 (2차) 캐시다. (최근 CPU 칩의 집적도가 높아짐에 따라 L2도 칩 내부에 포함되고 있다고 한다.) 온-칩 캐시인 L1의 크기는 제한되고, 외부에 있는 L2는 상대적으로 더 큰 용량을 가진다.
L1, L2, 주기억장치는 계층적 구조를 이룬다. L1은 L2 내용의 일부분을 저장하고 있다. L1의 모든 내용이 L2에도 존재한다. 이러한 관계를 L2가 L1의 슈퍼-세트(super-set)라고 한다.
[문제 3] 다음 설명을 읽고 맞으면 O, 틀리면 X하세요.
2-단계 캐시 (L1 및 L2)를 가진 시스템이 있습니다. CPU가 기억장치를 엑세스하려고 할 때,
(1) 캐시 제어기는 L1와 L2를 검사한다. (X)
L1를 먼저 검사한 후 없을 때 L2를 검사한다.
(2) 데이터가 L1, L2에 없는 경우에만 주기억 장치를 액세스하게 된다. (O)
(3) L1은 L2에 비해 속도는 더 빠르고, 적중률은 더 낮다. (O)
[문제 4] 분리 캐시(split cache)를 사용하는 주요 이유는 무엇인가요?
a. 캐시 엑세스 충돌 제거
: 최근 명령어만 저장하는 명령어 캐시(instruction cache)와 데이터 캐시(data cache)로 분리시켜 용도를 구분하고 있다. 명령어 실행 파이프라인에서 명령어 인출 단계와 오퍼랜드 인출 단계 간에 캐시에 대한 충돌 현상을 제거할 수 있다. 대부분의 고속 프로세서에서 사용한다.
- a :
- b :
- c :
- d :
안녕하세요. 메인 메모리 엑세스 기술의 발전에 대한 주제로 발표를 맡게된 쿠키입니다.
과거 Main Memory(RAM)은 DRAM의 집적도 기술의 발전으로 용량이 증가했어요 하지만 엑세스 속도는 증가하지 못하여 CPU와 RAM 사이의 엑세스 속도 문제로 병목 현상이 발생하였습니다. 이 문제를 해결하기 앞서 DRAM의 데이터 전송방식(엑세스)를 알아볼까요?
DRAM이 CPU에 데이터 전송하는 방식은 비동기식이라고 해요. 이는 CPU가 RAM에 필요한 정보가 있거나 제어 신호가 들어오는 즉시 RAM이 엑세스 동작을 수행하는데 이때 엑세스가 시작하는 순간 CPU는 다른일을 하지 못하고 기다려야 했습니다.
이를 해결하기 위해서 DRAM 칩 내부를 조작하여 데이터 전송 방식을 동기식으로 변경하였는데 이것이 바로 (a) 입니다.
(a)의 동작 방식은 다음의 예와 같아요.
- CPU는 한 클록 주기 동안 시스템 버스를 통하여 주소와 읽기 신호를 기억장치로 보낸 다음 결과를 기다리지 않고 내부적으로 다른 연산을 수행한다.
- (
a)은 신호를 받은 즉시 엑세스 동작을 시작하고, 시스템 버스 사용권을 얻은 후 다음 한 클록 주기 동안 CPU에게 데이터를 전송한다. - CPU는 데이터를 받아 연산 수행한다.
(a)은 DRAM에 비해 엑세스 속도가 빨라졌지만 한 클록 주기 당 기억장치 대역폭(memory bandwidth)만큼 데이터를 보낼 수 밖에 없었어요. 더 많은 데이터를 전송하기 위해선 어떻게 해야할까요?
이때 나온 기술이 바로 (b) 이에요. 한 클록 주기 당 기억장치 대역폭 만큼 데이터를 보내는데 이때 한 클록 주기 당 두 번 데이터를 전송하는 것이죠!
예를 들어 CPU와 MM(Main Memory)사이 버스 폭이 64bit이고 버스 클록 주파수가 100MHz라면 기억장치 대역폭은 (c)[MBytes/sec] 입니다. 이는 CPU와 기억장치 간에 초당 1억 번의 데이터 전송이 이루어지며, 매 전송 때마다 8바이트씩 이동되는 것이죠.
오우 참 멋지죠? 그렇다면 (b) 방식이라면 기억장치 대역폭은 무엇일까요? 네 바로 (d)[MByte/sec] 입니다. 다음 시간은 개킴님을 따라하는 미혜님같은 개킴같은 김미님이 발표하시겠습니다. 감사합니다.
📄 답지
- a : SDRAM(동기식 DRAM)
- b : DDR SDRAM(Double Data Rate SDRAM)
- c : 800
- d : 1600
안녕하세요. 메인 메모리 엑세스 기술의 발전에 대한 주제로 발표를 맡게된 쿠키입니다.
과거 Main Memory(RAM)은 DRAM의 집적도 기술의 발전으로 용량이 증가했어요 하지만 엑세스 속도는 증가하지 못하여 CPU와 RAM 사이의 엑세스 속도 문제로 병목 현상이 발생하였습니다. 이 문제를 해결하기 앞서 DRAM의 데이터 전송방식(엑세스)를 알아볼까요?
DRAM이 CPU에 데이터 전송하는 방식은 비동기식이라고 해요. 이는 CPU가 RAM에 필요한 정보가 있거나 제어 신호가 들어오는 즉시 RAM이 엑세스 동작을 수행하는데 이때 엑세스가 시작하는 순간 CPU는 다른일을 하지 못하고 기다려야 했습니다.
이를 해결하기 위해서 DRAM 칩 내부를 조작하여 데이터 전송 방식을 동기식으로 변경하였는데 이것이 바로 (SDRAM) 입니다.
(SDRAM(동기식 DRAM))의 동작 방식은 다음의 예와 같아요.
- CPU는 한 클록 주기 동안 시스템 버스를 통하여 주소와 읽기 신호를 기억장치로 보낸 다음 결과를 기다리지 않고 내부적으로 다른 연산을 수행한다.
- (SDRAM)은 신호를 받은 즉시 엑세스 동작을 시작하고, 시스템 버스 사용권을 얻은 후 다음 한 클록 주기 동안 CPU에게 데이터를 전송한다.
- CPU는 데이터를 받아 연산 수행한다.
(SDRAM)은 DRAM에 비해 엑세스 속도가 빨라졌지만 한 클록 주기 당 기억장치 대역폭(memory bandwidth)만큼 데이터를 보낼 수 밖에 없었어요. 더 많은 데이터를 전송하기 위해선 어떻게 해야할까요?
이때 나온 기술이 바로 (DDR(Double data rate) SDRAM) 이에요. 한 클록 주기 당 기억장치 대역폭 만큼 데이터를 보내는데 이때 한 클록 주기 당 두 번 데이터를 전송하는 것이죠!
예를 들어 CPU와 MM(Main Memory)사이 버스 폭이 64bit이고 버스 클록 주파수가 100MHz라면 기억장치 대역폭은 (100MHz * 64) / 8 = (800)[MBytes/sec] 입니다. 이는 CPU와 기억장치 간에 초당 1억 번의 데이터 전송이 이루어지며, 매 전송 때마다 8바이트씩 이동되는 것이죠.
오우 참 멋지죠? 그렇다면 (DDR) 방식이라면 기억장치 대역폭은 무엇일까요? 네 바로 (1600)[MByte/sec] 입니다. 다음 시간은 개킴님을 따라하는 미혜님같은 개킴같은 김미님이 발표하시겠습니다.
- [힌트] 문제에 답이 모두 언급되어 있으니 꼼꼼히 읽어주세요.
😫kukim
교수님이 이번에는 차세대 '비휘발성 기억장치'를 주제로 라이브 발표를 준비해보라고 하셔서 걱정이에요.
🤔mihykim
헐 또요?
근데 지금 시점에 차세대 기억장치를 왜 찾으시는걸까연? 지금도 충분히 EEPROM도 있고, SDRAM도 있는뎅..
😳secho
흐음 (농담곰 고민모드)
제가 알기론 EEPROM은 비휘발성이지만 액세스 시간이 긴 편이어서 한계가 있다네요.
🙄jehong
아항~ 그렇겠네요.
DRAM은 계속 발전하고 있다지만 휘발성이라 또 한계가 있는 듯 해용.
🧐jakang
맞아요~
게다가 DRAM은 지금 이미 작아질대로 작아져서 더 작게 만들면 양자현상 때문에 메모리 역할을 못한대요.
😲yeha
비휘발성이면서도 속도가 빠른 기억장치가 없다니...
건희야, 그럼 두 마리 토끼를 잡을 수 있는 기억장치가 차세대 기억장치라고 발표하면 어때?
😝daelee
앗ㅠ 지금 쿠킴님 차례인가요ㅠ
늦어서 죄송합니다ㅠ 대신 끝나고 캐롤 불러드릴게요ㅠ
😎taelee
여러분, 놀라지 마세요.
제가 방금 연희님께서 말씀하신 키워드로 검색해봤는데 'PRAM', 'FRAM', 'MRAM'이 나왔어요.
수십년동안 기억장치 개발이 추진되었는데 실질적으로 사업화된건 이 셋 뿐이래요.
쿠킴님 발표준비 이거면 끝이시겠는데요.
어때요, 쩔었어요?
😄gaekim
오오오오... 대,,박,,,
쿠킴님 추카드려요오,,,
그럼 RAM 앞에 붙은 'P', 'F', 그리고 'M'은 무슨 뜻이에요오,,,?
😌hylee
(스-읍)아 이거 제가 공대 짬밥으로 맞출 수 있을 것 같아요
P는 Phase Change를 의미해서 상변화를 이용하는 거고
F는 Ferro-electric(강유전체)를 의미해서 분극을 이용하는 거에요.
🤯mihykim
네...?
한국어로 다시 설명해주세연...
😌hylee
(스-읍)아, 강유전체는 외부의 전기장이 없이도 스스로 분극을 가지는 재료에요.
😁yeosong
헉 어렵네요....ㅋㅋㅋ
저만 모르겠는거 아니죠...ㅋㅋㅋ
아 M은 Magneto-resistive(자기저항)인가봐요!
😃kycho
그렇군요!
차세대 기억장치와 함께라면, 반도체 집적도가 2년마다 2배로 증가한다는 '무어의 법칙'이 부활하는 것도 기대해 볼 수 있겠어요.
반도체 메모리 용량이 매년 2배로 늘어난 다는 '황의 법칙'의 부활도요.
😋sancho
오호~
조금 신기한 점은 기존의 기억장치들은 다 '___(a)___' 기반이었는데, 지금 언급된 차세대 기억장치들은 다 '___(b)___' 기반이네요.
🥰kukim
전하~~~ 성은이 망극
앗 죄송합니다.
모두들 같이 고민해주셔서 감사해요!
그럼 다같이 머리님 캐롤을 들어볼까요~?
📄 답지
😋sancho
오호~
조금 신기한 점은 기존의 기억장치들은 다 '전하' 기반이었는데, 지금 언급된 차세대 기억장치들은 다 '저항' 기반이네요.