diff --git a/Labs/01. Adder/README.md b/Labs/01. Adder/README.md
index d190c8fc..63518b34 100644
--- a/Labs/01. Adder/README.md	
+++ b/Labs/01. Adder/README.md	
@@ -225,7 +225,19 @@ _Рисунок 6. Схема четырехбитного сумматора, 
 
 ## Задание
 
-Вам необходимо реализовать полный 32-разрядный сумматор. Соединять вручную 32 однотипных модуля чревато усталостью и ошибками, поэтому можно сначала создать 4-разрядный сумматор (либо другой разрядности), а затем из набора 4-разрядных сумматоров сделать 32-битный.
+Опишите полный однобитный сумматор, схема которого представлена на _[Рис. 2](../../.pic/Labs/lab_01_adder/fig_02.drawio.svg)_. Прототип модуля следующий:
+
+```SystemVerilog
+module fulladder(
+  input  logic a_i,
+  input  logic b_i,
+  input  logic carry_i,
+  output logic sum_o,
+  output logic carry_o
+);
+```
+
+Далее, вам необходимо реализовать полный 32-разрядный сумматор. Соединять вручную 32 однотипных модуля чревато усталостью и ошибками, поэтому можно сначала создать 4-разрядный сумматор (либо другой разрядности), а затем из набора 4-разрядных сумматоров сделать 32-битный.
 
 Модуль должен быть описан в соответствии со следующим прототипом: