automatic-verilog

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一款基于vimscript的自动化verilog脚本。由automatic for Verilog & RtlTree修改而来，原作者zhangguo。部分功能参考Verilog-Mode。

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1. 安装

1.1 简洁安装

将plugin文件夹中全部文件及文件夹放入vim根目录下的plugin文件夹即可。

1.2 vim-plug

Plug 'HonkW93/automatic-verilog'

1.3 Vundle

Plugin 'HonkW93/automatic-verilog'

提示：此脚本可能会修改文本数据，请在使用前备份数据，防止数据覆盖等情况发生。

2. 特性

2.1 时序图

• 支持时序图绘制（TimeWave）

2.2 代码段

• 支持快速插入代码段（Snippet）
• 支持自动生成标准文件头（Header）
• 支持快速注释（Comment）

2.3 自动化

• 自动例化（AutoInst）
• 自动参数（AutoPara）
• 自动寄存器（AutoReg）
• 自动线网（AutoWire）
• 自动定义（AutoDef）
• 自动声明（AutoArg）

2.4 Rtl 树

• 通过RtlTree浏览Rtl结构

3. 演示

3.1 AutoInst

3.2 AutoPara

3.3 AutoParaValue

3.4 AutoReg

3.5 AutoWire

3.6 AutoDef

3.7 AutoArg

3.8 RtlTree

4. 文档

Vimcript-AutoMatic | HonkW

5. 更新

Update

6. 开源协议

GPL V3.0