Jisoo Park Friday930

✋ About Me

C
- ARM Core 기반 임베디드 시스템 개발 경험 다수.
- UART, I2C, SPI 등 저수준 통신 프로토콜 구현 및 센서 데이터 처리 로직 개발.
- 실시간 제어, 인터럽트 처리 경험.
Python
- 외부 API로부터 실시간 데이터를 자동 수집·가공하고, 데이터 분석 및 가중치 기반 로직을 구현한 프로젝트 경험 보유.
- 데이터 파싱, 후처리, 결과 시각화 등 다양한 자동화 및 실전 데이터 분석에 활용.
Verilog / SystemVerilog
- RISC-V 32bit CPU, UART/SPI/I2C 통신 모듈, VGA 컨트롤러 등 RTL 레벨 디지털 회로 직접 설계.
- UVM 기반의 SystemVerilog Testbench로 구조화된 모듈 단위 검증 경험 보유.
- FPGA 구현(Vivado), 타이밍 분석 및 실시간 디버깅까지 전체 flow 경험.

Vivado
- FPGA Synthesis, Implementation, 타이밍 분석, Bitstream 생성 및 다운로드까지 전체 Flow 숙련.
- AXI, SPI, I2C 등 다양한 IP 직접 설계/적용, Logic Analyzer로 실시간 신호 검증.
Verdi / VCS
- RTL 시뮬레이션, 웨이브폼 분석을 통한 신호 타이밍 및 버그 원인 분석.
- SystemVerilog 기반 UVM 환경에서의 시나리오 기반 검증 수행.

STM32
- 실시간 센서 제어 및 데이터 수집, 인터럽트 기반 이벤트 처리, UART 연동 등 임베디드 시스템 구현.
- 온습도 센서, 초음파, TFT-LCD, 등 다양한 하드웨어 연동 프로젝트 진행.
Basys3 / Zybo
- Verilog/SystemVerilog 기반 SoC 설계, VGA 영상 출력, SPI/I2C 통신, FSM 제어 등 다양한 디지털 회로 실습 및 실제 구현.
- Vivado와 연계한 Synthesis, 타이밍 검증, 하드웨어 디버깅 경험.

Handband (https://github.com/Friday930/HandBand/tree/main) Verilog SystemVerilog C Python RTOS
Flaggame (https://github.com/Friday930/HarmanSA_June_TeamPJ) Verilog SystemVerilog RTL
STM32 Wine Celler (https://github.com/Friday930/wineceller) C Embedded
SPI, I2C with AXI Microblaze (https://github.com/Friday930/May_team_project_I2C_SPI) Verilog SystemVerilog RTL UVM
Harman APB SoC (https://github.com/Friday930/APB_Peripheral) Verilog RTL
교통 안내 비서 (https://github.com/Friday930/HarmanCA_project1) Python