OWAS

Entwicklung und Integration eines komplett offenen Ökosystems für den Entwurf komplexer RISC-V-basierter SoCs mit Unterstützung für eingebettete FPGAs.

Langfristiger Project-Impact

• Offene Umgebung für adaptive RISC-V + eFPGA Systeme
  (besonders robust durch Verwendung formaler Verifikationsverfahren und Post-Quantum)
• Mehrere externe Projekte, welche DI-OWAS Tools einsetzen
  FABulous wird bereits von Stanford University, Berkely, und New York University genutzt
• FABulous als Benchmark für die Entwicklung der OpenLane Tools
• Ausbildung von Experten (in Lehre, Summer-Schools und Tutorials)
• Weitere Förderung für langfristige Unterstützung & Startup

Entwurfs-Flow

OWAS-Container – alle notwendigen Tools in einer Box:

• Simulatoren (Verilator, Icarus Verilog, GHDL)
• Synthese (yosys)
• Implementierung FPGA & ASIC (nextpnr, openRoad, etc.)
• Applikationssoftware (GCC, openOCD)
• Zusätzliche Entwicklungstools (klayout, git, python, make, …)

Der DI-OWAS Chip

• RISC-V CPU / Prozessorsystem (basierend auf Fraunhofer IMS AIRISC-Familie)
• Bare-Metal-Setup oder mit eingebettetem OS (FreeRTOS / Zephyr OS)
• Standard-Peripherie: UART, I²C, SPI, GPIO + Timer & On-Chip-Debugger
• On-Chip RAM + Controller für externen Speicher (QSPI PSRAM / HyperRAM)
• AXI4-basiertes Bussystem
• FABulous eFPGA – optimierte CLBs für KI und Kryptographie
• Dedizierte Sensorinterfaces
• Setup für FPGA-Emulationssystem
• Schnittstelle zu einem optionalen MPSoC-basierten Linux-Hostsystem

Konkrete Beispielanwendungen aus dem Automotive-Bereich

• Objekterkennung in Videostreams (Partner DC-Vision)
• Auswertung körpernaher Sensoren (Partner B-Horizon)
• Echtzeitfähigkeit und Sicherheit (IP Protection)

Offene EDA-Tools und IP der Partner

• FABulous (eFPGA Framework)
• AIRISC (Lizenzfreier RISC-V core für FPGA und ASIC)
• hxtorch (BrainScaleS-2 via PyTorch)

Verwendete externe EDA-Tools und IP

• Yosys (Logiksynthese)
• ABC (Technology Mapping)
• nextpnr (generisches FPGA Place&Route Tool)
• OpenLane/OpenRoad (RTL nach GDS2 Flow)
• PyTorch/CUDA (ML Training)
• Ngspice (Schaltungssimulation von SPICE-Modellen)
• RISC-V

Kerninnovationen und Entwicklungen

• Spezial-FPGA-Blöcke für AI und Krypto
  Bislang nur einfache Arithmetik-Blöcke in FABulous
  (TRL 2 → TRL 4)
• Anwender-definierte Fabrics (Größe, Kacheln, I/O, Routing, ...)
  Bislang nur eingeschränkte Möglichkeit für I/O und das Routing
  (TRL 3 → TRL 5)
• Automatische FPGA Werkzeuggenerierung (für die RTL-zu-Bitstream-Generierung)
  Bislang werden die Werkzeuge manuell an die Fabrics angepasst
  (TRL 3 → TRL 5)
• Integrierte Werkzeuge für Optimierung und Entwurfsraumexploration
  Bislang bedarf die Optimierung viel Expertenwissen und Eingriffe
  (TRL 2 → TRL 4)
• Integrierte Werkzeuge für Verifikation und Charakterisierung
  Bislang kann noch kein vollständiges Timing-Modell erzeugt werden
  (TRL 3 → TRL 5)
• System mit konfigurierbarer KI-gestützter Sensor-Fusion
  Bislang gibt es nur einfache Erkennnung ohne die geplante Unterstützung für KI und Sensor-Fusion
  (TRL 2 → TRL 4)

DI-OWAS: Projektsteckbrief

• Projektlaufzeit: 01.05.2024 – 30.04.2027
• Fördersumme: 3.98M €
• Projektansprechpartner:
  • UH1: Prof. Dirk Koch; Universität Heidelberg (Koordinator)
    (Im Neuenheimer Feld 386, 69120 Heidelberg)
  • UH2: PD Dr. habil. Johannes Schemmel; Uni Heidelberg
    (Im Neuenheimer Feld 227, 69120 Heidelberg)
  • IMS: Stephan Nolting; Fraunhofer IMS
    (Finkenstraße 61, 47057 Duisburg)
  • RUB: Prof. Tim Güneysu; Ruhr-Universität Bochum
    (Universitätsstr. 150, 44801 Bochum)
  • BH: Mohammad Kabany; B-Horizon GmbH
    (Bruckdorfer Str. 34, 93161 Sinzing)
  • LU: Dr. Max Birtel ; LUBIS EDA GmbH
    (Trippstadter Straße 110, 67663 Kaiserslautern)
  • DCV: Frederik Lange; DC Vision Systems GmbH
    (Rollnerstraße 59, 90408 Nürnberg)
• Kontakt: dirk.koch@uni-heidelberg.de