Skip to content

Latest commit

 

History

History
44 lines (38 loc) · 4.14 KB

erratum.md

File metadata and controls

44 lines (38 loc) · 4.14 KB

第一章 电控开关——计算机世界的基石

错误:

页码 具体位置 原内容 修改后的内容 贡献者
P5 右上 口子框 口字框 -
P6 左上 RICS RISC -
P10 右中 其本质上也是有多个逻辑门电路 其本质上也是由多个逻辑门电路 -
P10 左下 S(Summary) 为加和的信号输出, C(Carrier) S(Sum) 为加和的信号输出,C(Carry) -
P8 右下 异或门又被称为半加器,因为它只能输出和位而输出不了进位。异或门再加上一个与门,就组成了全加器(或者说加法器), 删除这些字
P11 右中 、半加器和全加器 删除这些字
P11 右中 前人将这种加法器称为全加器,而将之前的加法器称为半加器 前人将这种带进位输入信号的加法器称为全加器,而将之前不带进位输入信号的加法器称为半加器
P13 右上 “."右侧的红色引号 颜色变为黑色 -
P13 左中 “也就,” 去掉 “也就,”
P17 倒数第二段结尾 也就是当R和S同时为0时,触发了电路的记忆性。此时,如果S的值从0变为1,并不会导致Q值从0变为1,Q值依然保持之前的值(0)。或者说,当R值为1时,输出端Q值会与输入端S值保持相等且跟随S的值同步变化,但是一旦R值从1变为0后,则此后不管S的值怎么变化,Q值恒定为R值从1变到0之前时的那个值。 也就是当R=0、S=1时,触发了电路的记忆性。此时,如果S的值从1变为0,并不会导致Q值从1跟随着也变为0,Q值依然保持之前的值1。所以说,上述这个电路可以锁住1这个值。
P25 右侧 “时钟信号(Clock,CLK)” 加粗处理
P26 右上 名曰“清零” 清零二字加粗处理
P30 右下 翻译成7栈灯泡亮灭 翻译成7盏灯泡的亮灭
P31 右中 输出值,, 输出值,
P32 左中 表明将A的信号 表明将D的信号
P32 左中 表明把B的信号 表明将C的信号
P34 右中 W1=0 W1=1 -
P35 右侧 1234D=1×1+2×10+3×100+4×1000 1234D=1×1000+2×100+3×10+4×1
P46 右中下 上升到32位 上升到5位
P52 二维码 外网链接无法访问 更换为清华社二维码
P62 右下 统一场轮 统一场论 -
p76 右下倒数第二行 图1-29是一个4位计数器 图1-32是一个4位计数器
P82 左提示框 “但是将动力传送系统与车轮临时脱开” “但是将发动机输出与传动系统临时脱开”
P83 左上 异步清零, 去掉“异步清零,”
P92 二维码 外网链接无法访问 更换为清华社二维码
P96 图题1-131 加减乘数 加减乘除

建议:

页码 具体位置 原内容 修改后的内容 贡献者
P6 图1-2 电路触点的圆点太小 改大点 -
P16 右下 我是废了老劲也没想出来,其实有一些特定方法能够从真值表推导出逻辑表达式,有兴趣的读者可自行学习。 我是废了老劲也没想出来,其实有一些特定方法能够从真值表推导出逻辑表达式,详见1.3.5一节。
P24 图1-29下方 叫做反馈 反馈二字加粗处理
P24 假设我们一开始给这个电路的D端输入0,锁存端输入1,电路达到稳态后,A=0且被锁定,B=1且被锁定 假设我们一开始给这个电路的D端输入0,锁存端输入1,此时A和B的值是随机的,假设电路达到稳态后A=0且被锁定,B=1且被锁定
P31 图1-43 显示译码器的输出端,word拼写检查的红色波浪线 取消红色波浪线